[发明专利]形成于全局隔离或局部隔离的衬底上的三维的锗基半导体器件

说明书

描述了形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。例如，半导体器件包括半导体衬底。绝缘结构被设置在所述半导体衬底上方。三维含锗基体被设置在半导体释放层上，所述半导体释放层被设置在所述绝缘结构上。所述三维含锗基基体包括沟道区和在所述沟道区的任一侧上的源极区/漏极区。所述半导体释放层在所述源极区/漏极区下方，但不在所述沟道区下方。所述半导体释放层由与所述三维含锗基体的材料不同的半导体材料构成。栅极电极叠置体包围所述沟道区，其中，栅极电极叠置体的一部分被设置在所述绝缘结构上并横向相邻于所述半导体释放层。

本申请为分案申请，其原申请是2015年2月27日进入中国国家阶段、国际申请日为2013年6月7日的国际专利申请PCT/US2013/044806，该原申请的中国国家申请号是201380045169.2，发明名称为“形成于全局隔离或局部隔离的衬底上的三维的锗基半导体器件”。

技术领域

本发明的实施例涉及半导体器件的领域，并且尤其涉及形成于全局隔离或局部隔离的衬底上的三维的锗基半导体器件。

背景技术

在过去几十年中，集成电路中特征的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征使得能够增大半导体芯片的有限的基板面上功能单元的密度。例如，缩小晶体管尺寸容许在芯片上并入所增大的数量的存储器件，导致制造具有增大容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。

在集成电路器件的制造中，随着设备尺寸继续按比例缩小，诸如三栅极晶体管之类的多栅极晶体管已经变得更加普遍。在常规工艺中，普遍在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些情形下，由于体硅衬底的降低成本并且其使得不太复杂的三栅极制造过程成为可能，所以提硅衬底是优选的。在其它情形下，由于三栅极晶体管的改善的短沟道行为，绝缘体上硅衬底是优选的。

由全局隔离或局部隔离形成的绝缘体上硅衬底还可以用于制造栅极全包围。许多不同的技术已经尝试制造这种三维隔离沟道器件。然而，对于这种半导体器件，在隔离形成的领域中仍然需要重大改善。

在另一方面中，已经尝试了许多不同该技术来改善晶体管的迁移率。然而，在半导体器件的电子和/或空穴迁移率改善的领域中仍需要显著进步。

附图说明

图1A-1K示出了根据本发明的实施例的制造半导体器件的方法中的各个操作的横截面视图。

图2A-2K示出了根据本发明的实施例的制造半导体器件的另一种方法中的各个操作的横截面视图。

图3A-3G示出了根据本发明的实施例的制造半导体器件的另一种方法中的各个操作的横截面视图。

图4A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图。

图4B示出了根据本发明的实施例的图4A中如沿着a-a’轴所得到的基于纳米线的半导体结构的横截面沟道视图。

图4C示出了根据本发明的实施例的图4A中如沿着b-b’轴所得到的基于纳米线的半导体结构的横截面间隔体视图。

图5示出了根据本发明的实施例的一个实施方式的计算设备。

具体实施方式

描述了形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。在下面的描述中，阐述了许多具体细节，诸如具体集成度和材料域，以便提供对本发明的实施例的彻底理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情形中，诸如集成电路设计版图之类的众所周知的特征未详细描述，以便不会没有必要地模糊本发明的实施例。此外，应当理解的是，图中所示出的各个实施例是示例性表示，而不必按比例绘制。