[发明专利]半导体存储装置及其存储器系统

权利要求书

1.一种半导体存储装置，其特征在于,包括：

存储阵列；

页面缓冲器/读出电路，耦接至所述存储阵列；

非易失性寄存器；

控制器，被配置为从所述半导体存储装置的外部接收用于指出外部错误纠正码保存区域在系统侧的位置的错误纠正码地址信息，在所述非易失性寄存器中存储所述错误纠正码地址信息，在接通电源时从所述非易失性寄存器读取所述错误纠正码地址信息，并根据从所述非易失性寄存器读出的所述错误纠正码地址信息来决定位于所述页面缓冲器/读出电路的错误纠正码保存区域，以使通过所述控制器所决定的所述错误纠正码保存区域在所述页面缓冲器/读出电路的位置与所述外部错误纠正码保存区域在所述系统侧的位置一致；以及

错误纠正部件，被配置为产生错误纠正码以对存储于所述存储阵列中的数据或从所述存储阵列读出的数据的错误进行纠正，且将所述错误纠正码保存于由所述控制器根据所述错误纠正码地址信息所决定的所述页面缓冲器/读出电路中的所述错误纠正码保存区域中。

2.根据权利要求1所述的半导体存储装置，其特征在于，

所述错误纠正码地址信息包含起始地址与所述外部错误纠正码保存区域在所述系统侧的大小。

3.根据权利要求2所述的半导体存储装置，其特征在于，

在所述控制器从所述外部接收所述错误纠正码地址信息之前，所述非易失性寄存器存储默认地址信息，所述默认地址信息用于决定具有默认错误纠正码保存区域的备用区，并且所述控制器还被配置为在从所述外部接收所述错误纠正码地址信息之后，将存储在所述非易失性寄存器中的所述默认地址信息替换为所述错误纠正码地址信息，从而使所述页面缓冲器/读出电路的结构被更改为使所述错误纠正码保存区域在所述页面缓冲器/读出电路的位置与所述外部错误纠正码保存区域在所述系统侧的位置一致。

4.根据权利要求3所述的半导体存储装置，其特征在于，

所述半导体存储装置还包括：输出部件，将存储在所述非易失性寄存器中且由所述控制器所读出的所述默认地址信息输出至所述外部。

5.根据权利要求4所述的半导体存储装置，其特征在于，

当所述外部错误纠正码保存区域在所述系统侧的大小比由所述错误纠正部件所产生的所述错误纠正码的大小要小时，所述输出部件输出警告信息至所述外部。

6.根据权利要求4所述的半导体存储装置，其特征在于，

当所述错误纠正码地址信息中所含的所述起始地址的数量比能够连续编程的最大次数大时，所述输出部件输出警告信息至所述外部。

7.根据权利要求1所述的半导体存储装置，其特征在于，

所述错误纠正码地址信息包括多个起始地址和用于自所述多个起始地址中的每一个来存储所述错误纠正码的大小，以用于识别在所述系统侧上的多个所述外部错误纠正码保存区域的多个分离的位置；以及

所述控制器用于根据从所述非易失性寄存器读取的所述错误纠正码地址信息，决定所述页面缓冲器/读出电路中的多个所述错误纠正码保存区域，以使多个所述错误纠正码保存区域在所述页面缓冲器/读出电路中的位置与所述系统侧上的多个所述外部错误纠正码保存区域的所述多个分割位置一致。

8.根据权利要求4所述的半导体存储装置，其特征在于，还包括易失性寄存器，所述控制器将从所述非易失性寄存器读出的所述错误纠正码地址信息存储于所述易失性寄存器中，其中所述易失性寄存器的存取速率大于所述非易失性寄存器的存取速率，且所述错误纠正部件从所述易失性寄存器读出所述错误纠正码地址信息，以将所述错误纠正码保存于所述页面缓冲器/读出电路中的所述错误纠正码保存区域中，其中当芯片上ECC模式被启用后，在所述页面缓冲器/读出电路中的所述错误纠正码保存区域是位于所述页面缓冲器/读出电路的所述备用区中，且所述备用区是在所述芯片上ECC模式被禁用时根据所述默认地址信息来决定。