[发明专利]半导体存储装置及其存储器系统

说明书

本发明提供一种半导体存储装置及其存储器系统。半导体存储装置包含存储阵列、错误纠正部件与设定部件。错误纠正部件将所生成的错误纠正码保存至保存区域。设定部件能够从外部设定所述保存区域。由此本发明提供一种具备与现有的系统之间实现兼容性的错误纠正功能的半导体存储装置及其存储器系统。

技术领域

本发明涉及一种半导体存储装置，尤其涉及一种具备芯片上(on chip)的错误检测/纠正功能的半导体存储装置及其存储器系统。

背景技术

在NAND型快闪存储器中，由于要反复进行数据的编程或擦除，因而会因穿隧绝缘膜的劣化而导致电荷保持特性发生恶化，或者因被穿隧绝缘膜捕获的电荷而产生阈值变动，从而在读出操作等时引起位错(bit error)。日本专利特开2010-152989号公报中，作为此种位错的对策，搭载了错误检测纠正电路(Error Checking Correction，ECC)。

伴随NAND快闪存储器的微细化，在读出过程等中产生的位错数存在增加的倾向。各厂商为了具备与以往产品的兼容性，而且为了更容易在系统中使用，开发出具备利用元件自身来执行错误检测纠正的功能的产品。其被称作芯片上ECC产品，并执行下述操作：在元件内部自动算出在ECC计算时使用的码(code)信息，并将其写入所确定的地址区域。

图1表示在芯片上搭载ECC功能的NAND型快闪存储器的区段M部分。在芯片上搭载ECC功能的快闪存储器中，能够通过命令或设定等来启用/禁用ECC。编程操作时，从外部输入/输出端子输入的数据被加载至页面缓冲器/读出电路10，加载的数据经由传输电路20而传输至ECC电路30。传输电路20包含能够进行双向数据传输的多个晶体管，各晶体管是根据共同连接于栅极的控制信号TG而受到驱动。ECC电路30进行下述操作：进行所传输的数据的ECC运算，生成用于错误检测/纠正的错误纠正码，并将错误纠正码重写至页面缓冲器/读出电路10的备用(spare)区域。接下来，将由页面缓冲器/读出电路10所保持的编程数据及错误纠正码编程至存储阵列)的选择页面。而且，在读出操作时，将从存储阵列的选择页面读出的数据保持于页面缓冲器/读出电路10，接下来，将所保持的数据经由传输电路20而传输至ECC电路30。ECC电路30基于错误纠正码来进行读出数据的错误检测、纠正，在检测到错误的情况下，将纠正的数据设定至页面缓冲器/读出电路10。并且，从外部输入/输出端子输出由页面缓冲器/读出电路10所保持的数据。

但是，以往的搭载有芯片上ECC功能的快闪存储器中，存在如下所述的问题。图2(A)是搭载有芯片上ECC功能的快闪存储器侧的备用区域的地址映射(address mapping)的例示，图2(B)是系统40侧的备用区域的地址映射的例示。如图2(A)所示，页面缓冲器/读出电路10例如包含2K字节(byte)(512B×4)的常规(regular)区域REG与64字节(16B×4)的备用区域SPA。此时，常规区域REG被分割为4个主要区段(sector)(M0、M1、M2、M3)，向各区段中加载数据，以区段为单位来进行ECC处理。此时，将通过ECC运算而生成的错误纠正码保存至备用区域SPA中。备用区域SPA的16字节的区段S0保存区段M0的错误纠正码，区段S1保存区段M1的错误纠正码，区段S2保存区段M2的错误纠正码，区段S3保存区段M3的错误纠正码。随后，将由页面缓冲器10所保持的常规区域REG及备用区域SPA的数据编程至存储阵列的选择页面的常规区域REG及备用区域SPA。

另一方面，能够执行ECC功能的系统40如图2(B)所示，若为512字节的区段M区段与16字节的备用区域成对的结构，则至少系统40的备用区域的区段S0和区段S1的地址会与快闪存储器侧的常规区域REG的地址重复。因此，为了实现与执行芯片上ECC功能的快闪存储器的兼容性，必须在系统40侧变更固件(firmware)，以使两者的备用区域的地址一致，因此，不能说搭载有芯片上ECC功能的快闪存储器与系统40之间具有完全的兼容性。