[发明专利]半导体器件及其制造方法

说明书

公开了一种半导体器件及其制造方法。该方法包括：在衬底上形成有源图案，该衬底包括在第一方向上彼此相邻的第一逻辑单元区域和第二逻辑单元区域；以及在衬底上形成暴露有源图案的上部的器件隔离层。形成有源图案包括：形成在第一方向上彼此平行地延伸并跨过第一逻辑单元区域和第二逻辑单元区域的第一线掩模图案；在第一线掩模图案上形成上分隔掩模图案，上分隔掩模图案包括交叠第一线掩模图案中的至少两个的第一开口；从该至少两个第一线掩模图案形成第一硬掩模图案；以及蚀刻衬底以形成限定有源图案的沟槽。

技术领域

这里论述的实施方式总体地涉及半导体器件及其制造方法，更具体地，涉及包括鳍式场效应晶体管的半导体器件及其制造方法。

背景技术

半导体器件包括由MOS(金属氧化物半导体)FET构成的集成电路。随着半导体器件的尺寸和设计规则减小，集成电路的MOSFET也减小。当MOSFET变得更小时，会产生MOSFET中的短沟道效应，并且半导体器件的操作特性会因此劣化。

发明内容

本发明构思的实施方式提供具有改善的可靠性的半导体器件及其制造方法。

根据本发明构思的一些示范性实施方式，一种用于制造半导体器件的方法可以包括：在衬底上形成有源图案，该衬底包括沿着第一方向彼此相邻的第一逻辑单元区域和第二逻辑单元区域；以及在衬底上形成暴露有源图案的上部的器件隔离层。形成有源图案的步骤可以包括：形成沿着第一方向彼此平行地延伸并跨过第一逻辑单元区域和第二逻辑单元区域的第一线掩模图案；在第一线掩模图案上形成上分隔掩模图案，其中上分隔掩模图案位于在第一逻辑单元区域和第二逻辑单元区域之间的第一单元边界上，并包括交叠第一线掩模图案中的至少两个的第一开口；使用上分隔掩模图案作为蚀刻掩模执行第一蚀刻工艺，以从所述至少两个第一线掩模图案形成第一硬掩模图案；以及通过使用第一硬掩模图案作为蚀刻掩模的第二蚀刻工艺来蚀刻衬底的上部以形成限定有源图案的沟槽。

根据本发明构思的一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向设置的多个逻辑单元；有源图案；以及在衬底上的器件隔离层。器件隔离层可以包括：第一双扩散中断区域，其具有沿着第一方向测量的第一宽度并设置在一对相邻的逻辑单元之间；以及第二双扩散中断区域，其具有沿着第一方向测量的大于第一宽度的第二宽度并设置在另一对相邻的逻辑单元之间。有源图案可以包括：多对第一有源图案，每对中的第一有源图案沿着第一方向彼此间隔开且使第一双扩散中断区域插置在其间；以及多对第二有源图案，每对中的第二有源图案沿着第一方向彼此间隔开且使第二双扩散中断区域插置在其间。第一有源图案可以包括与第一双扩散中断区域的一侧相邻并沿着交叉第一方向的第二方向彼此对准的第一端部。第二有源图案可以包括与第二双扩散中断区域的一侧相邻的第二端部，并且第二端部中的一个可以沿着第一方向从第二端部中的另一个偏移。

根据一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向彼此相邻的第一单元区域和第二单元区域，第一单元边界插置在其间并沿着交叉第一方向的第二方向延伸；第一有源图案，其沿着第二方向布置在第一单元区域和第二单元区域上，第一有源图案的每个沿着第一方向延伸但是不交叉第一单元边界；器件隔离层，其在衬底上并暴露有源图案的上部。器件隔离层可以包括：第一双扩散中断区域，其被设置在第一单元边界上并在位于不同的单元区域上且沿着第一方向彼此相邻的成对的第一有源图案之间，所述第一有源图案为至少两对；以及第一单扩散中断区域，其被设置在从由第一单元区域和第二单元区域构成的组中选择的至少一个上，并在位于相同单元区域上且沿着第一方向彼此相邻的成对的第一有源图案之间。半导体器件还可以包括交叉第一有源图案的栅极图案。