[发明专利]双优先级控制型公平仲裁器

说明书

本发明涉及集成电路领域，为设计一种双优先级控制型的公平仲裁单元，并且进而构成树状公平仲裁器，增强公平仲裁器对于工艺偏差的容忍度，提高其鲁棒性。本发明采用的技术方案是，双优先级控制型公平仲裁器，由预选部分、仲裁部分、应答部分和请求传输部分组成，预选部分的输入为请求信号～req0和～req1，输出延时请求信号～r0和～r1，以及两个优先权选择信号ps_odd和ps_even；仲裁部分输入为～r0和～r1，根据ps_odd和ps_even的情况确定输出的优先权，从而输出仲裁结果信号～x0和～x1。本发明主要应用于集成电路设计制造场合。

技术领域

本发明涉及集成电路领域，尤其涉及强鲁棒性的优先级轮换公平仲裁器。

背景技术

仲裁器是一类在异步数字信号处理(Asynchronous Digital SignalProcessing，ADSP)电路中广泛运用的结构，其主要功能在于将单一的系统共享资源动态地分配给所有需求该资源的单元。例如，在异步单总线系统中，所有主模块在产生输出时均需要占用共享总线进行数据传输；当有多个主模块同时请求占用共享总线时，仲裁器将对这些请求进行排序，使得异步通信能够按照该顺序进行下去，避免因为请求的冲突而造成系统错乱。

仲裁器一个重要的特性在于其对请求排序的公平性。如果每次的排序完全一样，那么会造成系统中一些单元的请求总是会被优先响应，而另一些单元的请求总会被最后响应，这就使得同等级的系统单元具有不同的优先级，造成总线被高优先级的数据阻塞，甚至直接丢失低优先级数据，不利于保留信号的完整性。

常见的公平仲裁器基本结构如图1所示，它是由(2ⁿ-1)个公平仲裁单元组成的n层二叉树状结构，最底层(即第n层)有～req 0至～req(2ⁿ-1)共2ⁿ个请求信号输入与～ack 0到～ack(2ⁿ-1)共2ⁿ个应答信号输出。每一个公平仲裁单元能完成对于本层两个请求的仲裁工作，产生一个上一层的请求信号，并在接收到上层返回的应答信号后按照仲裁的顺序将应答信号返回到下一层仲裁单元中。树状公平仲裁器的顶层(即第1层)单元会将产生的请求信号传输到外部电路，并且接受外部电路返回的应答信号，向下层进行传递。

公平仲裁单元主要依靠RS触发器实现公平仲裁的功能，图2给出了基本RS触发器的电路结构，由两个与非门NAND1和NAND2组成，NAND1的输入为R和NAND2的输出Q，NAND2的输入为S和NAND1的输出～Q。该RS触发器正常工作需要满足约束条件，即

S+R＝1 (1)

可以看出，在R端和S端输入同时为0时，触发器的输出将均为1且处于不稳定状态，这将扰乱公平仲裁器的正常工作。为避免出现以上情况，公平仲裁单元通常分为四个部分，分别为预选部分、仲裁部分、应答部分和请求传输部分，如图3(a)所示，其中仲裁部分的具体电路如图3(b)、(c)所示。仲裁单元的工作时序如图4所示：预选部分在接收到低有效的请求信号～req0和～req1后，将其分别进行一定延时输出成～r0和～r1，同时判断～req0和～req1之间的交叠情况：若为本次交叠为电路开始工作以来的第奇数次交叠，则优先权选择信号ps保持为0；若为第偶数次交叠，则ps产生有效电平为高的脉冲输入至仲裁部分中，提升NAND1的优先权，在～r0和～r1到达仲裁部分之前提前拉低仲裁部分的输出x1，从而避免不稳定状态的产生。