[发明专利]集成电路设计方法及装置、芯片版图分解和着色方法及装置

说明书

本申请公开了一种集成电路设计方法及装置，该设计方法在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。而且，该设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。此外，本申请还公开了一种芯片版图分解和着色方法及装置。

技术领域

本申请涉及集成电路芯片涉及领域，尤其涉及一种集成电路设计方法及装置，此外，本申请还尤其涉及一种芯片版图分解和着色方法及装置。

背景技术

针对工艺尺寸较大的集成电路芯片，在其制造过程中，同一物理层图形只需一块掩模版一次光刻即可成形，随着集成电路工艺特征尺寸的不断缩小，在22/20nm及以下尺寸工艺下原先的同物理层图形在使用一块掩模版进行一次光刻成形由于光学邻近效应导致实际图形畸变严重，不能形成功能正确的器件、连线图形，这就需要将原来同层的物理图形分解到若干子物理层掩模版(又称分解和着色)以增大邻近图形之间的间距从而通过多次光刻成形制造出符合电路性能要求的物理图形。

为了支持同物理层图形的多次光刻成形需要将同物理层图形分解到若干子物理层掩模版(又称分解和着色)，这种分解一般是在完成整个版图设计之后进行。但因为全芯片版图进行面向多次光刻成形工艺的版图分解和着色其复杂度高花费时间长，为了降低最后版图分解和着色的复杂度，在单元的布局时需要加大单元之间的间距从而造成潜在的芯片面积浪费。

此外，在单元电路特征化时，利用未进行多次光刻成形工艺的版图分解和着色的数据所进行的寄生参数提取缺乏多次光刻成形下工艺偏差对寄生效应的影响的考虑，其所建立的单元特征化数据在该物理意义下欠缺准确性，基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真因为基础数据的准确性问题而导致仿真结果可信度降低。

发明内容

为了解决上述技术问题，本申请的第一方面提供了一种集成电路设计方法及装置。

本申请的第二方面提供了一种芯片版图的分解和着色方法及装置。

为了解决上述技术问题，本申请采用了如下技术方案：

一种集成电路设计方法，包括：

对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；

对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；

利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；

根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。

一种芯片版图分解和着色方法，所述芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形；所述方法包括：

从全芯片版图中选择未分解和着色的同层物理图形；

查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；