[发明专利]多端口存储器、存储宏和半导体器件

权利要求书

1.一种多端口存储器，包括：

地址控制电路；

存储阵列；

数据输入-输出电路；以及

控制电路，

第一地址信号和第二地址信号以及时钟信号被输入以使得数据的输入和/或输出成为可能，

其中所述地址控制电路包括：第一锁存电路，所述第一地址信号被输入至所述第一锁存电路；选择电路，选择并输出来自所述第一锁存电路的输出信号或者所述第二地址信号；第二锁存电路，来自所述选择电路的输出信号被输入至所述第二锁存电路；解码电路，解码来自所述第二锁存电路的输出信号；以及字线驱动电路，基于来自所述解码电路的输出信号来驱动字线，

其中所述第一地址信号和所述第二地址信号中的、已经被所述选择电路所选择的一个地址信号被所述解码电路解码，从而选择所述存储阵列包括的多条字线中的一条，所述字线驱动电路驱动、从而激活所选字线，并且所述数据输入-输出电路将所述存储阵列包括的多个存储单元中的被激活的一条字线选择的一个存储单元设置为一对象，所述数据被输入至所述对象和/或从所述对象输出，以及

其中所述控制电路根据所述时钟信号，生成适于在所述时钟信号的每个周期激活所述字线两次的字线控制信号，

其中所述字线驱动电路在基于所述字线控制信号的定时处驱动所选字线，并且

其中所述第二锁存电路在基于所述字线控制信号的定时处锁存来自所述选择电路的输出信号。

2.根据权利要求1所述的多端口存储器，

其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及逻辑电路，

其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，

其中所述复位-设置锁存电路生成第一脉冲信号，所述第一脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，

其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，

其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且

其中所述逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。

3.根据权利要求1所述的多端口存储器，

其中所述控制电路包括脉冲生成电路、复位-设置锁存电路、第一延迟电路和第二延迟电路、以及第一逻辑电路和第二逻辑电路，

其中所述脉冲生成电路与所述时钟信号的上升或下降的转换定时同步地生成单触发脉冲信号，

其中所述复位-设置锁存电路生成第三脉冲信号，所述第三脉冲信号利用所述单触发脉冲信号进行设置并且利用反馈信号进行复位，

其中所述第一逻辑电路根据所述单触发脉冲信号和所述第三脉冲信号生成第一脉冲信号，

其中所述第一延迟电路通过延迟所述第一脉冲信号生成所述反馈信号，

其中所述第二延迟电路通过延迟已经被所述第一延迟电路延迟的所述第一脉冲信号来生成第二脉冲信号，并且

其中所述第二逻辑电路根据所述第一脉冲信号和所述第二脉冲信号生成所述字线控制信号。

4.根据权利要求1所述的多端口存储器，

其中所述地址控制信号电路被设置为第一地址控制电路，所述解码电路被设置为第一解码电路，所述字线驱动电路被设置为第一字线驱动电路，所述时钟信号被设置为第一时钟信号，所述字线被设置为第一字线，并且除多条所述第一字线之外，所述存储阵列进一步包括多条第二字线，

其中所述多端口存储器还包括第二地址控制电路，并且第二时钟信号和第三地址信号被进一步输入至所述多端口存储器，并且

其中所述第二地址控制电路包括：第三锁存电路，与所述第二时钟信号同步地锁存所述第三地址信号；第二解码电路，解码已经被所述第三锁存电路锁存的所述第三地址信号；以及第二字线驱动电路，基于来自所述第二解码电路的输出信号选择并驱动所述存储阵列包括的所述第二字线中的一条。