[发明专利]多端口存储器、存储宏和半导体器件

说明书

本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入‑输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。

相关申请的交叉参考

2016年6月8日提交的日本专利申请公开第2016-114270号的包括说明书、附图和摘要的公开结合于此作为参考。

技术领域

本发明涉及多端口存储器、存储宏(memory macro)和半导体器件，具体地，优选用于包括伪装(pseudoly)用作两个端口的一个端口、以看起来像接入两个端口地物理接入一个端口的多端口存储器，用于上述多端口存储器的存储宏以及其上加载有多端口存储器的半导体器件。

背景技术

通过使用单端口SRAM(静态随机存取存储器)的存储宏来伪装实现2端口SRAM的功能的伪2端口SRAM主要被广泛用于图像处理领域。这种伪2端口SRAM是通过在一个循环中连续操作(首先，执行读取操作，然后执行写入操作)单端口SRAM两次来实现2端口SRAM的功能的类型。这种伪2端口SRAM使用单端口SRAM的存储单元(小于2端口SRAM的存储单元)作为其存储单元，因此在面积上是有效率的。另一方面，要求增加操作频率来以乘以2的速度操作伪2端口SRAM的内部电路。

在美国未审查专利申请公开第2003/0081449和2009/0231937号中公开了用于伪2端口SRAM的具体电路。在美国未审查专利申请公开第2003/0081449号中公开的伪2端口SRAM中，一个端口处的读地址信号(355)和另一端口处的写地址信号(365)分别被取入两个地址寄存器(311和310)，并且读地址和写地址中的一个被地址多路复用器(315)选择并且被提供给行解码器(316)和列解码器(325)(参见美国未审查专利申请公开第2003/0081449号)。

在美国未审查专利申请公开第2009/0231937号公开的伪2端口SRAM中，通过读端口和写端口输入的地址信号分别被取入读端口地址锁存器(101)和写端口地址锁存器(102)，并且一个地址信号被多路复用器(104)选择并且提供给预解码器(106)(参见美国未审查专利申请公开第2009/0231937号的图1)。

发明内容

作为本发明的发明人等人对美国未审查专利申请公开第2003/0081449和2009/0231937号的研究结果，发现存在以下需要解决的新问题。

伪2端口SRAM包括单端口SRAM的存储垫(memory mat)、具有两个地址输入端口的地址控制电路、数据输入-输出电路以及控制电路。在存储垫中，单端口SRAM的存储单元被布置在沿行方向延伸的多条字线与沿列方向延伸的多条位线对(或多条位线)相交的部分处。地址控制电路对分别通过两个端口输入的两个系统的地址信号进行解码，并且驱动对应于所关注信号的字线。使得可以从数据输入-输出电路接入耦合至被选择且被驱动的字线的存储单元。数据输入-输出电路一次锁存通过两个端口输入的两个系统的地址信号，然后将地址信号顺次通过给地址解码器提供地址信号以在一个时钟循环中执行两次诸如读操作、写操作等的评估。

图6是示出用于美国未审查专利申请公开第2003/0081449和2009/0231937号中描述的现有技术的伪2端口SRAM之间共有的、需要解决的问题的研究的地址控制电路的一个配置示例的电路图。图7是示出图6中的地址控制电路的操作的一个示例的定时图。