[发明专利]FINFET结构及其方法

权利要求书

1.一种半导体器件，包括：

衬底，具有从所述衬底延伸的鳍，所述鳍包括沟道区以及与所述沟道区的任一侧相邻且位于所述沟道区的任一侧上的源极区和漏极区；

栅极结构，设置在所述沟道区上方，其中，所述栅极结构包括设置在介电层上方的金属层；

第一外延层，至少部分地嵌入在所述源极区和漏极区内；

第二外延层，设置在所述第一外延层上方，其中，所述第二外延层的顶面在沿着垂直于所述衬底的方向上高于所述金属层的顶面；以及

硅化物层，设置在所述第二外延层上方，并且与所述第二外延层接触。

2.根据权利要求1所述的半导体器件，其中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域。

3.根据权利要求2所述的半导体器件，其中，所述硅化物层在所述源极区中比在所述漏极区中具有更大的表面区域。

4.根据权利要求1所述的半导体器件，其中，所述第一外延层包括与用于所述沟道区的材料不同的材料。

5.根据权利要求1所述的半导体器件，还包括至少部分地暴露第一外延层的图案化的另一介电层，从而使得所述第二外延层与所述第一外延层至少部分地自对准。

6.根据权利要求1所述的半导体器件，其中，所述半导体器件包括n型FinFET，并且其中，所述第二外延层包括具有小于硅(Si)的晶格常数的晶格常数的材料。

7.根据权利要求1所述的半导体器件，其中，所述半导体器件包括p型FinFET，并且其中，所述第二外延层包括具有大于硅锗(SiGe)的晶格常数的晶格常数的材料。

8.根据权利要求1所述的半导体器件，其中，所述半导体器件包括n型FinFET，并且其中，所述硅化物层包括TiSi、掺杂Yb的TiSi、掺杂Zn的TiSi和掺杂Yb/Zn的TiSi中的至少一种。

9.根据权利要求1所述的半导体器件，其中，所述半导体器件包括p型FinFET，并且其中，所述硅化物层包括NiSi和掺杂Pt的NiSi中的至少一种。

10.根据权利要求1所述的半导体器件，其中，所述第一外延层关于沿着鳍长度方向中心切割所述鳍的平面对称，并且其中，所述第二外延层关于所述源极区中的平面不对称，并且关于所述漏极区中的平面对称。

11.一种制造半导体器件的方法，包括：

提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构；

形成至少部分地嵌入在所述源极区和漏极区内第一外延层；

在所述第一外延层上方形成介电层；

蚀刻所述介电层以分别在所述源极区和漏极区中形成至少部分地暴露所述第一外延层的顶面的第一开口和第二开口；

在所述第一外延层的顶面上方沉积与所述第一外延层的顶面接触的第二外延层，其中，所述第一外延层和所述第二外延层在每个所述源极区和漏极区中提供级联的源极和漏极外延部件；以及

在所述第二外延层上方形成与所述第二外延层接触的硅化物层。

12.根据权利要求11所述的方法，其中，所述第一开口大于所述第二开口。

13.根据权利要求11所述的方法，还包括在蚀刻所述介电层之前，在所述栅极结构上方形成保护牺牲层。

14.根据权利要求11所述的方法，其中，蚀刻所述介电层在至少两个物理分离且相邻的鳍中暴露所述第一外延层的顶面，并且其中，沉积所述第二外延层用于在至少一个所述源极区和漏极区中形成单个合并的外延区。