[发明专利]FINFET结构及其方法

说明书

本发明实施例提供了用于FinFET S/D部件的独特结构的方法和结构，其描述了一种半导体器件，该器件包括具有从其延伸的鳍的衬底，鳍包括沟道区以及与沟道区的任一侧相邻并位于其上的源极区和漏极区。在各个实施例中，栅极结构设置在沟道区上方，并且栅极结构包括设置在介电层上方的金属层。在一些实例中，第一外延层至少部分地嵌入在源极区和漏极区内。此外，第二外延层设置在第一外延层上方，其中第二外延层的顶面在垂直于衬底的方向上高于金属层的顶面。在各个实例中，硅化物层还设置在第二外延层上方并与其接触。本发明实施例涉及FINFET结构及其方法。

技术领域

本发明实施例涉及FINFET结构及其方法。

背景技术

电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多日益复杂和精致的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，并且从而改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件中的持续进步需要半导体制造工艺和技术中的类似的进步。

最近，已经引入多栅极器件以通过增加栅极-沟道耦合、减小断态(OFF)电流和降低短沟道效应(SCE)试图改进栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字来源于从衬底延伸的鳍状结构，在该衬底上形成该鳍状结构，并且鳍状结构用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的三维结构允许它们在保持栅极控制和缓解SCE的同时积极地按比例缩小。在至少一些实例中，FinFET制造可以包括例如通过双外延工艺在p型FinFET和n型FinFET中的每个中外延生长源极区和漏极区。然而，传统的双外延工艺是受限的，因为接触电阻和接触面积(例如，硅化物接触面积)不能由于间距缩放而改善(例如增加)，而没有电容的折中，并且材料的选择受到前段制程(FEOL)工艺的高热预算的限制。类似的原因还限制了改善源极/漏极应力源(例如，施加到器件沟道的应力)的可能性。此外，存在由于传统的预非晶化注入(PAI)工艺(例如，与硅化物形成结合使用)而发生的应力降低。因此，还没有证明现有技术在所有方面都完全令人满意。

发明内容

根据本发明的一些实施例，提供了一种半导体器件，包括：衬底，具有从所述衬底延伸的鳍，所述鳍包括沟道区以及与所述沟道区的任一侧相邻且位于所述沟道区的任一侧上的源极区和漏极区；栅极结构，设置在所述沟道区上方，其中，所述栅极结构包括设置在介电层上方的金属层；第一外延层，至少部分地嵌入在所述源极区和漏极区内；第二外延层，设置在所述第一外延层上方，其中，所述第二外延层的顶面在沿着垂直于所述衬底的方向上高于所述金属层的顶面；以及硅化物层，设置在所述第二外延层上方，并且与所述第二外延层接触。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构；形成至少部分地嵌入在所述源极区和漏极区内第一外延层；在所述第一外延层上方形成介电层；蚀刻所述介电层以分别在所述源极区和漏极区中形成至少部分地暴露所述第一外延层的顶面的第一开口和第二开口；在所述第一外延层的顶面上方沉积与所述第一外延层的顶面接触的第二外延层，其中，所述第一外延层和所述第二外延层在每个所述源极区和漏极区中提供级联的源极和漏极外延部件；以及在所述第二外延层上方形成与所述第二外延层接触的硅化物层。