[发明专利]一种串行总线桥接方法及串行总线系统

说明书

本发明公开了一种串行总线桥接方法及串行总线系统，所述方法包括：当主控器访问串行外设接口主机设备时，所述CPLD检测串行外设接口主机设备的CS和CLK信号；待检测到所述CS信号有效时，CPLD向主控器发送IRQ中断信号，以驱动所述主控器将待发送数据写入发送寄存器；在每次检测到上升沿时，将待发送数据逐一发送至串行外设接口主机设备；当待发送数据发送完毕后，向主控器发送IRQ中断信号，以驱动所述主控器将下一个待发送数据写入发送寄存器，并重复上述步骤直至检测到所述CS信号为无效。本发明通过CPLD转接实现了主设备与主设备之间的通讯，并且传输效率高以及可靠性稳定。

技术领域

本发明涉及串行总线技术领域，特别涉及一种串行总线桥接方法及串行总线系统。

背景技术

串行外设总线在嵌入式设备中广泛使用，一般用于慢速设备的通信，时钟频率一般在几兆赫兹以下。串行外设总线系统分为主设备和从设备进行点对点通信，主设备产生时钟信号，从设备利用主设备的时钟收发数据。所述主机为嵌入式主控CPU，从机为其它外围芯片。

但是，当与主控CPU通过串行外设接口连接的设备只能做主设备时，主控CPU就只能做从设备了。然而，现有之主控CPU普遍不支持从设备模式，并且主控CPU的IO管脚可能被占用而不能实现从设备功能。

因而现有技术还有待改进和提高。

发明内容

鉴于现有技术的不足，本发明的目的是要提供一种串行总线桥接方法及串行总线系统。

为了实现上述目的，本发明所采用的技术方案如下：

一种串行总线桥接方法，应用于一可编程逻辑器件CPLD，其包括如下步骤：

A、当主控器访问串行外设接口主机设备时，所述CPLD检测串行外设接口主机设备的CS和CLK信号；

B、待检测到所述CS信号有效时，CPLD向主控器发送IRQ中断信号，以驱动所述主控器将待发送数据写入发送寄存器；

C、在每次检测到上升沿时，将待发送数据逐一发送至串行外设接口主机设备；

D、当待发送数据发送完毕后，向主控器发送IRQ中断信号，以驱动所述主控器将下一个待发送数据写入发送寄存器，并重复上述步骤C和步骤D直至检测到所述CS信号为无效。

所述串行总线桥接方法，其中，所述待检测到所述CS信号有效时具体为：待检测到所述CS信号的电平为低电平。

所述串行总线桥接方法，其中，所述步骤C、所述在每次检测到上升沿时，将待发送数据逐一发送至串行外设接口主机设备具体包括：

C1、检测CLK信号的上升沿；

C2、当第一次检测到CLK信号的上升沿时，将发送寄存器中的待发送数据按照MSB先发的方式发送一个bit；

C3、当第二次检测到CLK信号的上升沿时，将发送寄存器中的待发送数据按照MSB先发的方式发送一个bit，以此类推直至发送寄存器中的待发送数据发送完毕。

所述串行总线桥接方法，其中，所述步骤C、所述在每次检测到上升沿时，将待发送数据逐一发送至串行外设接口主机设备之后还包括：

D01、CPLD读取串行外设接口主机设备的MOSI的电平信号；

D02、在每次检测到下降沿时，接收串行外设接口发送的数据，并将所述接收到的数据保存至接收寄存器。

所述串行总线桥接方法，其中，所述D具体包括：

D1、当带发送数据发送完毕后，CPLD向主控器发送IRQ中断信号；