[发明专利]DRAM电路、冗余重写电路及重写方法

权利要求书

1.一种动态随机存取存储器DRAM电路，包含：

一阵列，包括一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线，其中若该正常字元线经该DRAM电路外部的一存储器控制器，指派成要被启动，则该第二冗余字元线被启动；

一冗余重写电路，用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写；以及

一列解码器，用以根据该冗余重写电路的该判定，来重写该第一冗余字元线；

其中该正常字元线是一第二正常字元线，该阵列进一步包括一第一正常字元线直接相邻于该第二正常字元线，且该DRAM电路进一步包含：一目标列计数器，用以响应于该第二正常字元线经指派成要被启动来判定该第一正常字元线需要被重写，其中该列解码器忽略来自该目标列计数器的该判定，且根据来自该冗余重写电路的该判定，来重写该第一冗余字元线，

其中所述DRAM电路进一步包含：一冗余匹配电路，用以判定该第二冗余字元线在一下列条件下要被启动：该冗余匹配电路接收包括该第二正常字元线的一位址的信息的一信号，而且

其中该冗余重写电路包括：一闩锁器，用以保留指示该第二冗余字元线要被启动的该判定；以及一移相电路，用以根据来自来该闩锁器的该判定来判定该阵列的该第一冗余字元线需要被重写。

2.如权利要求1所述的DRAM电路，进一步包含：

一主要多工器，用以接收包括该第二正常字元线的该位址的该信息的该信号以及包括来自该目标列计数器的该判定的一信号，并将包括该信息的该信号以及包括该判定的该信号中的一者传递给该冗余匹配电路。

3.如权利要求1所述的DRAM电路，其中该冗余重写电路保留该判定直到该冗余重写电路接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，且在该冗余重写电路接收该信号后，该冗余重写电路提供该判定给该列解码器。

4.如权利要求1所述的DRAM电路，其中该冗余重写电路包括：

一重写多工器，用以保留来自该移相电路的该判定直到接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号。

5.如权利要求4所述的DRAM电路，其中该重写多工器用以在该重写多工器接收包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号后，提供来自该移相电路的该判定给该列解码器。

6.如权利要求5所述的DRAM电路，进一步包含：

一或OR门，用以接收具有一第一逻辑电平的一第一信号以及具有一第二逻辑电平的一第二信号，并输出具有该第一逻辑电平的一第三信号，

其中该第一信号的该第一逻辑电平指示该第一冗余字元线要被停用，该第二信号的该第二逻辑电平指示该第二冗余字元线要被启动，且该第三信号的该第一逻辑电平指示该第一冗余字元线以及该第二冗余字元线中的一者要被启动。

7.如权利要求6所述的DRAM电路，进一步包含：

一与AND门，用以接收该第三信号以及包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号，并输出包括指示要重写直接相邻于要被启动的该冗余字元线的该冗余字元线的该指令的该信号。

8.一种冗余重写电路，在一DRAM电路中该冗余重写电路包含：

一闩锁器，用以接收指示一阵列的一第二冗余字元线要被启动的一判定，并保留该判定，其中若该阵列的一字元线经该冗余重写电路外部的一指令，指派成要被启动，则该第二冗余字元线被启动；

一移相电路，用以根据来自来该闩锁器的该判定而判定该阵列的一第一冗余字元线需要被重写，其中该第一冗余字元线直接相邻于该第二冗余字元线；以及

一重写多工器，用以接收来自该移相电路的该判定直到接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，并在该重写多工器接收该信号后，提供来自该移相电路的该判定给该冗余重写电路外部的一列解码器。