[发明专利]DRAM电路、冗余重写电路及重写方法

说明书

一种DRAM电路，包括一具有一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线之阵列。若该正常字元线是经，该DRAM电路外部之一存储器控制器，指派成要被启动，则该第二冗余字元线被启动。一冗余重写电路是用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写，以及一列解码器是用以，根据该冗余重写电路之该判定，来重写该第一冗余字元线。

技术领域

本公开关于一种动态随机存取存储器(dynamic random access memory，DRAM)电路、冗余重写电路及重写方法，且更具体地关于动态随机存取存储器的列锤击(rowhammer)重写操作。

背景技术

背景技术的讨论。

动态随机存取存储器(DRAM)是一种将数据的各位元储存在分开的电容器中的随机存取存储器。最简单的DRAM单元包含单一N型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)晶体管及单一电容器。若电荷被储存在电容器中，则取决于所使用的约定，称该单元储存逻辑高。接着，若没有电荷存在，则称该单元储存逻辑低。由于电容器中的电荷随时间耗散，DRAM系统需要额外的重写电路以周期性地重写储存在电容器中的电荷。由于电容器只能储存非常有限量的电荷，为了快速区分逻辑`1`与逻辑`0`之间的差异，典型是将两条位元线(bit-line，BL)用于各位元，其中该对位元线中的第一条被称作真位元线(bit line true，BLT)，而另一条是互补位元线(bit line complement，BLC)。该单一NMOS晶体管的栅极受字元线(word line，WL)控制。

此“背景技术的讨论”章节仅为提供背景技术信息。于此“背景技术的讨论”中的陈述并非承认于此“背景技术”章节中公开的标的构成本公开的现有技术，且此“背景技术”章节没有任何部分可用于作为承认本申请案的任何部分，包括此“背景技术”章节，构成本公开的现有技术。

发明内容

本公开的一个实施方式提供一种DRAM电路，包含一阵列，该阵列包括一正常字元线、一第一冗余字元线及一第二冗余字元线直接相邻于该第一冗余字元线，其中若该正常字元线经，该DRAM电路外部的一存储器控制器，指派成要被启动，则该第二冗余字元线被启动；一冗余重写电路，用以响应于该第二冗余字元线被启动来判定该第一冗余字元线需要被重写；以及一列解码器，用以，根据该冗余重写电路的该判定，来重写该第一冗余字元线。

在一些实施例中，该正常字元线是一第二正常字元线，该阵列进一步包括一第一正常字元线直接相邻于该第二正常字元线。该DRAM电路进一步包含一目标列计数器，用以响应于该第二正常字元线经指派成要被启动来判定该第一正常字元线需要被重写，其中该列解码器忽略来自该目标列计数器的该判定，且根据来自该冗余重写电路的该判定来重写该第一冗余字元线。

在一些实施例中，该DRAM电路进一步包含一冗余匹配电路，用以判定该第二冗余字元线在一下列条件下要被启动：该冗余匹配电路接收包括该第二正常字元线的一位址的信息的一信号。

在一些实施例中，该DRAM电路进一步包含一主要多工器，用以接收包括该第二正常字元线的该位址的该信息的该信号以及包括来自该目标列计数器的该判定的一信号，并将该包括该信息的该信号以及包括该判定的该信号中的一者传递给该冗余匹配电路。

在一些实施例中，该冗余重写电路保留该判定直到该冗余重写电路接收包括指示要重写直接相邻于要被启动的一冗余字元线的一冗余字元线的一指令的一信号，且在该冗余重写电路接收该信号后，该冗余重写电路提供该判定给该列解码器。

在一些实施例中，该冗余重写电路包括一闩锁器，用以保留指示该第二冗余字元线要被启动的该判定；以及一移相电路，用以根据来自来该闩锁器的该判定来判定该阵列的该第一冗余字元线需要被重写。