[发明专利]静态随机存取存储电路及存储器

说明书

一种静态随机存取存储电路及存储器，所述静态随机存取存储电路包括：存储单元，适于存储对应的数据信息；写入单元，适于在所述存储单元处于写入选中状态时，将相应的数据信息写入所述存储单元；在所述存储单元处于写入半选中状态时，禁止向所述存储单元中写入数据；读取单元，适于读取所述存储单元中存储的数据信息。上述的方案，可以消除SRAM电路的写干扰，提升SRAM电路的性能。

技术领域

本发明涉及电路技术领域，特别是涉及一种静态随机存取存储电路及存储器。

背景技术

静态随机存取存储(Static Random Access Memory，SRAM)，常被用于计算机设备中暂时存储数据，只要有持续的电源提供，并可以对所存储的数据进行持续存储，而不需要任何的更新操作。与动态随机存取存储(Dynamic Random Access Memory，DRAM)电路相比，不需要每隔一段时间刷新充电一次，以避免内部存储数据的消失，因此，SRAM电路具有较高的性能，且功耗较小。

但是，现有的SRAM电路，存在着写干扰的问题，影响了SRAM电路的性能。

发明内容

本发明实施例要解决的技术问题是如何消除SRAM电路的写干扰，提升SRAM电路的性能。

为了解决上述问题，本发明实施例提供一种静态随机存取存储电路，包括：存储单元，适于存储对应的数据信息；写入单元，适于在所述存储单元处于写入选中状态时，将相应的数据信息写入所述存储单元；在所述存储单元处于写入半选中状态时，禁止向所述存储单元中写入数据；读取单元，适于读取所述存储单元中存储的数据信息。

可选地，所述存储单元包括交叉耦接的第一反相器和第二反相器。

可选地，所述第一反相器包括第一PMOS管和第一NMOS管；所述第一PMOS管的栅端与所述第一NMOS管的栅端耦接，并与所述第二反相器耦接；所述第一PMOS管的源端与预设的电源电压耦接；所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接，并作为第一电压节点；所述第一NMOS管的源端与地电压耦接。

可选地，所述第二反相器包括第二PMOS管和第二NMOS管；所述第二PMOS管的栅端与所述第二NMOS管的栅端耦接，并与所述第一电压节点耦接；所述第二PMOS管的源端与所述电源电压耦接；所述第一PMOS管的漏端与所述第二NMOS管的漏端耦接，并作为第二电压节点；所述第二NMOS管的源端与地电压耦接。

可选地，所述读取控制单元包括第五NMOS管和第六NMOS管；所述第五NMOS管的栅端与预设的读取字线耦接；所述第五NMOS管的源端与所述第六NMOS管的漏端耦接；所述第五NMOS管的漏端与预设的读取位线耦接；所述第六NMOS管的栅端与所述第二电压节点耦接；所述第六NMOS管的源端与地电压耦接。

可选地，所述写入控制单元包括写入字线、次级写入字线、第三NMOS管、第四NMOS管、第三PMOS管和第七NMOS管；所述第三NMOS管的栅端与所述次级写入字线耦接；所述第三NMOS管的源端与预设的写入位线耦接；所述第三NMOS管的漏端与所述第一电压节点耦接；所述第四NMOS管的栅端与所述次级写入字线耦接；所述第四NMOS管的源端与所述写入反位线耦接；所述第四NMOS管的漏端与所述第二电压节点耦接所述第三PMOS管的栅端与所述写入字线耦接；所述第三PMOS管的源端与所述次级写入字线耦接；所述第三PMOS管的漏端与位线选取信号耦接；所述第七NMOS管的栅端与所述写入字线耦接；所述第七NMOS管的源端与地电压耦接；所述第七NMOS管的漏端与所述次级写入字线耦接。

本发明实施例还提供了一种静态随机存取存储器，包括一个以上上述任一种的静态随机存取存储电路。

可选地，位于同一行的静态随机存取存储电路共用写入字线，位于同一行的静态随机存取存储电路共用写入位线。

与现有技术相比，本发明的技术方案具有以下有益效果：