[发明专利]半导体器件及其制造方法有效
| 申请号： | 201710425545.0 | 申请日： | 2017-06-08 |
| 公开（公告）号： | CN107887428B | 公开（公告）日： | 2020-10-30 |
| 发明（设计）人： | 王喻生;洪奇成;李达元;李欣怡;刘冠廷 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L29/40 | 分类号： | H01L29/40;H01L29/423;H01L29/45;H01L29/78;H01L21/336 |
| 代理公司： | 北京德恒律治知识产权代理有限公司 11409 | 代理人： | 章社杲;李伟 |
| 地址： | 中国台*** | 国省代码： | 台湾;71 |
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| 摘要： | |||
| 搜索关键词： | 半导体器件 及其 制造 方法 | ||
1.一种形成栅极结构的方法，包括：
在由半导体材料制成的沟道层上方形成栅极介电层；
在所述栅极介电层上方形成第一导电层；
在所述第一导电层上方形成第二导电层；以及
在所述第二导电层上方形成第三导电层，其中
形成所述第一导电层包括：
沉积导电材料以形成所述第一导电层的顶部导电层，所述顶部导电层包括掺杂有Si的TiN；和
蚀刻沉积的所述顶部导电层以减小沉积的所述顶部导电层的厚度，以及
在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
2.根据权利要求1所述的方法，其中：
所述第一导电层包括一个或多个导电层，以及
形成所述第一导电层包括：
形成TaN层；和
蚀刻所述TaN层以减小所述TaN层的厚度。
3.根据权利要求2所述的方法，其中，形成所述第一导电层还包括：在形成所述TaN层之前，形成TiN层。
4.根据权利要求3所述的方法，其中，在形成所述栅极结构之后，所述TiN层的厚度在从0.3nm至1.5nm的范围内。
5.根据权利要求2所述的方法，其中，通过使用WCl5气体的等离子体蚀刻所述TaN层。
6.根据权利要求2所述的方法，其中，在所述蚀刻之后，所述TaN层的厚度为0.2nm至2.0nm。
7.根据权利要求2所述的方法，其中：
所述第二导电层包括Al和TiAl中的一种或多种，以及
所述第三导电层包括W。
8.根据权利要求7所述的方法，还包括在所述第二导电层和所述第三导电层之间形成第四导电层。
9.根据权利要求8所述的方法，其中，所述第四导电层是TiN。
10.根据权利要求1所述的方法，其中，所述第一导电层的最大厚度与最小厚度之间的范围大于所述第一导电层的平均厚度的0％且小于所述第一导电层的平均厚度的10％。
11.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成伪栅极结构；
在所述伪栅极结构和所述衬底上方形成层间绝缘层；
去除所述伪栅极结构，从而形成对应于所述伪栅极结构的间隔；
在所述间隔中形成栅极介电层；
在所述间隔中的所述栅极介电层上方形成第一导电层；
在所述第一导电层上方形成第二导电层；以及
在所述第二导电层上方形成第三导电层，其中
所述第一导电层包括一个或多个导电层，以及
形成所述第一导电层包括：
沉积导电材料以形成所述第一导电层的顶部导电层，所述顶部导电层包括掺杂有Si的TiN；和
蚀刻沉积的所述顶部导电层以减小沉积的所述顶部导电层的厚度，以及
在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。
12.根据权利要求11所述的方法，其中，形成所述第一导电层包括：
形成TaN层；以及
蚀刻所述TaN层以减小所述TaN层的厚度。
13.根据权利要求12所述的方法，其中，形成所述第一导电层还包括：在形成所述TaN层之前，在所述栅极介电层上方形成TiN层。
14.根据权利要求13所述的方法，其中，在形成所述栅极结构之后，所述TiN层的厚度在从0.3nm至1.5nm的范围内。
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