[发明专利]半导体器件及其制造方法

说明书

一种场效应晶体管包括由半导体制成的沟道层和金属栅极结构。金属栅极结构包括栅极介电层，形成在栅极介电层上的阻挡层，形成在阻挡层上并由Al和TiAl之一制成的功函调整层，形成在功函调整层上并由TiN制成的阻挡层，以及形成在阻挡层上并由W制成的主体金属层。沟道层上方的栅极长度在从5nm至15nm的范围内，并且所述第一导电层的厚度在0.2nm至3.0nm的范围内。第一导电层的最大厚度与最小厚度之间的范围大于第一导电层的平均厚度的0％且小于第一导电层的平均厚度的10％。本发明实施例涉及半导体器件及其制造方法。

技术领域

本发明涉及半导体集成电路，更具体地，涉及具有金属栅极结构的半导体器件及其制造工艺。

背景技术

随着半导体产业进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致具有高k(介电常数)材料的金属栅极结构的使用。通常通过使用栅极替代技术来制造金属栅极结构。

发明内容

根据本发明的一些实施例，提供了一种形成栅极结构的方法，包括：在由半导体材料制成的沟道层上方形成栅极介电层；在所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成第二导电层；以及在所述第二导电层上方形成第三导电层，其中形成所述第一导电层包括：沉积导电材料；和蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；在所述伪栅极结构和所述衬底上方形成层间绝缘层；去除所述伪栅极结构，从而形成对应于所述伪栅极结构的间隔；在所述间隔中形成栅极介电层；在所述间隔中的所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成第二导电层；以及在所述第二导电层上方形成第三导电层，其中所述第一导电层包括一个或多个导电层，以及形成所述第一导电层包括：沉积导电材料；和蚀刻沉积的所述导电材料以减小沉积的所述导电材料的厚度，以及在形成所述栅极结构之后，所述第一导电层的厚度在0.2nm至3.0nm的范围内。

根据本发明的又一实施例，还提供了一种半导体器件，包括场效应晶体管，其中：所述场效应晶体管包括由半导体制成的沟道层和金属栅极结构，所述金属栅极结构包括：栅极介电层；阻挡层，形成在所述栅极介电层上方；功函调整层，形成在所述阻挡层上并且由Al和TiAl中的一种制成；阻挡层形成在所述功函金属层上并且由TiN形成；以及主体金属层，形成在所述阻挡层上并且由W制成，其中：位于所述沟道层上方的栅极长度在从5nm至15nm的范围内，所述第一导电层的厚度在0.2nm至3.0nm的范围内，以及所述第一导电层的最大厚度与最小厚度之间的范围大于所述第一导电层的平均厚度的0％且小于所述第一导电层的平均厚度的10％。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的一个实施例的用于制造半导体FET器件的示例性流程图。

图2A至图12示出根据本发明的一个实施例的用于制造半导体FET器件的各个阶段的示例性视图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。