[发明专利]铁电场效应晶体管、铁电内存与数据读写方法及制造方法

说明书

本案提供一种铁电场效应晶体管。在此铁电场效应晶体管中，依序设置半导体基底、介电层、极性保存区及导体层。极性保存区则包括了一层铁电层以及一层反铁电层。藉由铁电层的电耦切换，可以加快内存的操作速度。本案也提供一种铁电内存以及铁电内存的数据写入方法、数据读取方法及制造方法。

技术领域

本发明涉及铁电场效应晶体管的技术领域，特别是有关于铁电场效应晶体管、使用铁电场效应晶体管的铁电内存、铁电内存的数据读取方法、铁电内存的数据写入方法及铁电内存的制造方法。

背景技术

如图1A和图1B所示，铁电场效应晶体管(Ferroelectric field effecttransistor，FeFET)10是包括了栅极12、铁电层14、源极16以及漏极18的一种金属氧化物半导体(metal oxide semiconductor，MOS)。在特定的电压条件下，源极16和漏极18之间会形成一个半导体通道CH。此外，为了防止半导体通道CH中的电荷扩散到铁电层14之中，一般还可以在铁电层14与半导体通道CH之间设置一层介电层15。

在实际运作时，是利用栅极12与源极16、栅极12与漏极18之间的电位差，而使铁电层14因为电场的影响而产生对应的电偶(dipole)D。所以，当源极16与漏极18的电位固定的时候，电偶D的极性方向就会随着施加在栅极12上的电位变化而变化。更进一步的，电偶D的极性方向会直接影响到半导体通道CH中的多数载子(carrier)的类型。例如，假设在图1A与图1B中的源极16与漏极18的电位都是0，而在图1A中施加在栅极12上的电位为正电位+V，在图1B中施加在栅极12上的电位为负电位-V，则图1A中的电偶D会呈现为“负极靠近栅极12，正极靠近半导体通道CH”的状况，而图1B中的电偶D则会呈现为“正极靠近栅极12，负极靠近半导体通道CH”的状况。如此一来，在图1A中因为电偶D的正极的吸引效果，存在于半导体通道CH中的多数载子就会是电子；相对的，在图1B中因为电偶D的负极的吸引效果，存在于半导体通道CH中的多数载子就会是空穴。

由于图1A与图1B所示的是N型晶体管，因此当图1A中施加正电位+V于栅极12，因而使得半导体通道CH中的多数载子为电子的时候，铁电场效应晶体管10的临界电压(threshold voltage)就会降低，使得源极16与漏极18能够相对轻易的经由半导体通道CH而彼此电性导通；相对的，当图1B中施加负电位-V于栅极12，因而使得半导体通道CH中的多数载子为空穴的时候，铁电场效应晶体管10的临界电压就会增加，因此源极16与漏极18之间经由半导体通道CH而彼此电性导通的困难度就会大幅提升。这种临界电压的高低，就可以被用来作为内存中储存的不同数据。

在某些文献中，已经提出将铁电场效应晶体管应用于动态随机存取内存中的构想。例如：美国专利第6067244号专利。然而，这些文献中提出的技术存在许多缺陷。其中一个缺陷在于，这些文献中使用的铁电材料难以与硅晶材并接(synthesize)。此外，某些铁电材料还需要较厚的铁电层(大于200nm)才能呈现出作为铁电材料所需的特性。因此，现有的技术很难减少铁电场效应晶体管的尺寸，而且在制程上较为困难，成本也较高。近期虽有文献提出使用掺杂HfO₂的铁电材料来减少铁电场效应晶体管尺寸的技术，但这种铁电材料使用的HfO₂掺杂浓度极低(约3-5％)，因此非常难以控制整个晶圆的掺杂均匀度。

从另一个角度来看，在受到1/2个程序化电压(程序化电压代表程序化一个内存细胞时所需的电压)偏压的时候，就容易影响到储存在铁电场效应晶体管中的数据内容。目前解决之道就是：在写入数据(或写入1)的时候，使连接至选用(selected)的字线(wordline，WL)或位线(bit line，BL)和未被选用(unselected)的内存细胞偏压至2/3个程序化电压，并且将其它未被选用的字线偏压至1/3个程序化电压；而在删除数据(或写入0)的时候，则使连接至选用的字线或位线和未被选用的内存细胞偏压至1/3个程序化电压，并且将其它未被选用的字线偏压至2/3个程序化电压。藉由此种方式，可以减少内存细胞中的数据受到影响的机率。