[发明专利]一种基于背栅效应与沟道长度调制效应的失调自校正运放

权利要求书

1.一种基于背栅效应与沟道长度调制效应的失调自校正运放，其特征在于，包括运算放大器模块、比较器模块、控制逻辑单元、逻辑校准单元、可编程电阻和四位DAC模块；比较器模块同相端接运算放大器模块的输出电压VOUT，反相端接VDD/2；比较器模块的输出端连接逻辑控制单元的输入端，逻辑控制单元的输出端连接逻辑校准单元；逻辑校准单元连接四位DAC模块，四位DAC模块连接运算放大器模块；逻辑校准单元和运算放大器模块之间还设置有可编程电阻；

逻辑校准单元包括四位递减计数器和四位递增计数器，控制逻辑单元分别连接四位递减计数器和四位递增计数器；四位递增计数器的输出信号为b0、b1、b2和b3，且连接可编程电阻；四位递减计数器的输出信号为a0、a1、a2和a3，连接四位DAC模块的信号输入端；

运算放大器模块包括增益级和输出级；

增益级包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一电流源、第一开关、第二开关、第三开关；同相输入端经第一开关接第二NMOS晶体管的栅极，反相输入端经第三开关接第一NMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一NMOS晶体管的栅极；第一开关为一个常闭合的开关； 第一NMOS晶体管与第二NMOS晶体管为运放的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接地；第二NMOS晶体管的漏极同时也为增益级的输出端；第一PMOS晶体管与第二PMOS晶体管构成电流镜负载，其源极相连接电源VDD；第一PMOS晶体管为电流镜的源头，其漏极与第一NMOS晶体管的漏极相连；第二PMOS晶体管的漏极接可编程电阻的一端，可编程电阻的另一端接第二NMOS晶体管的漏极；第一PMOS晶体管的衬底电压接固定电压Vc，第二PMOS晶体管的衬底电压由四位DAC模块的输出Vb控制；

输出级包括： 第三NMOS晶体管、第二电流源、第四开关和电容；第三NMOS晶体管的栅极接第二NMOS晶体管的漏极；第三NMOS晶体管源极接地，第三NMOS晶体管漏极为运算放大器的输出端VOUT；第二电流源用来偏置第三NMOS晶体管，一端接第三NMOS晶体管的漏极，另一端接电源VDD；电容为弥勒补偿电容，一端接第三NMOS晶体管的漏极，另一端经第四开关接第三NMOS晶体管的栅极；

在进行校正时，首先调整四位DAC模块的输出电压Vb对运算放大器模块进行粗调；四位逐次递减寄存器的值初始值为1111，之后每一个时钟周期递减1，控制四位DAC模块的输出电压Vb逐渐降低，直至VOUT端的电压变为高电平，同时比较器模块输出电压跳变至高电平；

此时粗调过程结束并保持四位逐次递减寄存器的值不再变化；

粗调结束后，开始对运算放大器模块进行细调；四位递增计数器控制着可编程电阻的状态，初始状态可编程电阻的阻值为0；随着四位递增计数器逐次递加，使可编程电阻的阻值逐个增加，当可编程电阻的阻值到达某一值时，VOUT端电压再次变为低电平，使比较器模块输出端电压跳变至低电平；

此时细调过程结束，保存四位逐次递加寄存器的值并不再变化。