[发明专利]一种基于背栅效应与沟道长度调制效应的失调自校正运放

说明书

一种基于背栅效应与沟道长度调制效应的失调自校正运放，包括运算放大器模块、比较器模块、控制逻辑单元、逻辑校准单元、可编程电阻和四位DAC模块；比较器模块同相端接运算放大器模块的输出电压VOUT，反相端接VDD/2；比较器模块的输出端连接逻辑控制单元的输入端，逻辑控制单元的输出端连接逻辑校准单元；逻辑校准单元连接四位DAC模块，四位DAC模块连接运算放大器模块；逻辑校准单元和运算放大器模块之间还设置有可编程电阻。本发明校准失调的过程分为粗调和细调两个过程：利用电流镜的衬底偏置效应进行粗调，利用输入管的衬底偏置效应进行细调，有效的提高了精度。

技术领域

本发明属于CMOS工艺集成电路领域，特别涉及一种基于背栅效应与沟道长度调制效应的失调自校正运放。

背景技术

对于一个理想的运算放大器，当其输入电压为零时，输出电压也应该为零。然而在实际应用中，由于制造工艺的不确定性以及硅材料自身的缺陷，标称值相同的器件都存在着随机、细微的不匹配，使得运放存在一定的失调电压。为使输出电压为零，需要在输入端加上一定的电压，这个电压称作输入失调电压。因此，运放的输出总会叠加所不期望的误差，对系统的准确度存在着一定的影响，尤其在高精度和直流小信号放大的场合。有很多方法可以解决失调的问题，如增大输入晶体管面积、采用对称性更高的版图布局、自校零技术和斩波技术。但不论哪一种方法，都存在着或多或少的不足，或加重前级电路负载，或增加寄生电容，或结构复杂，或仅应用于特定场合等。因此，如何以一种结构简单、高精度的方式来解决运放失调的问题一直都是个难点。

发明内容

本发明的目的在于提供一种基于背栅效应与沟道长度调制效应的失调自校正运放，解决因制造工艺的不确定性以及硅材料自身的缺陷引起的失调电压的问题。

为实现上述目的，本发明采用以下技术方案：

一种基于背栅效应与沟道长度调制效应的失调自校正运放，包括运算放大器模块、比较器模块、控制逻辑单元、逻辑校准单元、可编程电阻和四位DAC模块；比较器模块同相端接运算放大器模块的输出电压VOUT，反相端接VDD/2；比较器模块的输出端连接逻辑控制单元的输入端，逻辑控制单元的输出端连接逻辑校准单元；逻辑校准单元连接四位DAC模块，四位DAC模块连接运算放大器模块；逻辑校准单元和运算放大器模块之间还设置有可编程电阻。

进一步的，逻辑校准单元包括四位递减计数器和四位递增计数器，控制逻辑单元分别连接四位递减计数器和四位递增计数器；四位递增计数器的输出信号为b0、b1、b2和b3，且连接可编程电阻；四位递减计数器的输出信号为a0、a1、a2和a3，连接四位DAC模块的信号输入端。

进一步的，运算放大器模块包括增益级和输出级；

增益级包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一电流源、第一开关、第二开关、第三开关；同相输入端经第一开关接第二NMOS晶体管的栅极，反相输入端经第三开关接第一NMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一NMOS晶体管的栅极；第一开关为一个常闭合的开关；第一NMOS晶体管与第二NMOS晶体管为运放的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接地；第二NMOS晶体管的漏极同时也为增益级的输出端；第一PMOS晶体管与第二PMOS晶体管构成电流镜负载，其源极相连接电源VDD；第一PMOS晶体管为电流镜的源头，其漏极与第一NMOS晶体管的漏极相连；第二PMOS晶体管的漏极接可编程电阻的一端，可编程电阻的另一端接第二PMOS晶体管的漏端；第一PMOS晶体管的衬底电压接固定电压Vc，第二PMOS晶体管的衬底电压由四位DAC模块的输出Vb控制；