[发明专利]一种半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底包括闪存区域，在所述闪存区域的半导体衬底上形成浮栅材料层和位于所述浮栅材料层之上的隔离材料层；形成覆盖所述半导体衬底和所述隔离材料层的栅极材料层；在所述栅极材料层中形成隔离层窗口，以暴露下方的隔离材料层；图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成选择栅堆叠结构；去除所述第一隔离层位于所述隔离层窗口底部的部分，以暴露所述隔离层窗口下方的第一浮栅。该制作方法可以改善多晶硅电阻和均匀性，使器件性能更接近目标性能，并且降低了器件的制作成本。该半导体器件和电子装置具有类似的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

嵌入式闪存技术集成了逻辑工艺和闪存工艺，由于两个工艺不同的要求因此需要在两个工艺之间进行平衡。在闪存单元中，由于在选择栅形成中需要刻蚀已经形成的ONO(栅极间隔离层)以实现上下互连，控制栅(CG)和选择栅(SG)需要通过两次多晶硅沉积过程来形成。因此这两次多晶硅沉积过程会导致嵌入式器件中的逻辑栅极也通过两次多晶硅沉积过程形成。而两层多晶硅之间的界面会增加多晶硅电阻，并导致Rs(片电阻，--即-单位面积、单位长度的电阻)一致性变差，这会引起器件性能和良率变差。

因此有必要提出一种新的半导体器件的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以改善多晶硅电阻和均匀性，使器件性能更接近目标性能，并且降低了器件的制作成本。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，包括：

提供半导体衬底，所述半导体衬底包括闪存区域，在所述闪存区域的半导体衬底上形成浮栅材料层和位于所述浮栅材料层之上的隔离材料层；

形成覆盖所述半导体衬底和所述隔离材料层的栅极材料层；

在所述栅极材料层中形成隔离层窗口，以暴露下方的隔离材料层；

图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层以形成选择栅堆叠结构，所述选择栅堆叠结构包括位于所述半导体衬底之上的第一浮栅、位于所述第一浮栅之上的第一隔离层和位于所述第一隔离层之上的选择栅，以及形成在所述选择栅中的所述隔离层窗口；

去除所述第一隔离层位于所述隔离层窗口底部的部分，以暴露所述隔离层窗口下方的所述第一浮栅。

可选地，在图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成选择栅堆叠结构的同时还形成控制栅堆叠结构，所述控制栅堆叠结构包括在所述闪存区域的半导体衬底上依次堆叠设置的第二浮栅、第二隔离层和控制栅。

可选地，所述半导体衬底还包括逻辑区域，所述栅极材料层覆盖所述逻辑区域；

在图形化所述闪存区域的所述栅极材料层、所述隔离材料层和所述浮栅材料层，以形成所述选择栅堆叠结构的同时还图形化所述逻辑区域的所述栅极材料层以在所述逻辑区域的半导体衬底上形成逻辑栅极。

可选地，还包括：

形成覆盖所述半导体衬底和所述逻辑栅极、所述控制栅堆叠结构和所述选择栅堆叠结构的间隙壁材料层；