[发明专利]一种沟槽结势垒肖特基二极管及其制作方法有效
申请号: | 201710463915.X | 申请日: | 2017-06-19 |
公开(公告)号: | CN107331616B | 公开(公告)日: | 2020-03-06 |
发明(设计)人: | 董升旭;汤益丹;白云;申华军;杨成樾 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/329 | 分类号: | H01L21/329;H01L29/872 |
代理公司: | 北京兰亭信通知识产权代理有限公司 11667 | 代理人: | 赵永刚 |
地址: | 100029 *** | 国省代码: | 北京;11 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 一种 沟槽 结势垒肖特基 二极管 及其 制作方法 | ||
1.一种沟槽结势垒肖特基二极管的制作方法,其特征在于,包括:
步骤一、提供用于制作器件的衬底,并且在所述衬底正面生长外延层;
步骤二、在所述外延层上制作结势垒区、场限环区和主结区,所述主结区通过第一离子注入形成;
步骤三、在除所述场限环区以外的所述外延层上刻蚀结势垒凹槽和主结凹槽,其中在结势垒区刻蚀结势垒凹槽,在所述主结区刻蚀主结凹槽,并对所述结势垒凹槽和所述主结凹槽进行第二离子注入;
步骤四、在所述衬底背面制作欧姆接触;
步骤五、在所述器件正面制作钝化层和肖特基接触;
步骤六、在所述器件正面制作金属电极并进行钝化。
2.根据权利要求1所述的方法,其特征在于,所述器件的衬底为N+-SiC衬底,所述外延层为N--SiC外延层。
3.根据权利要求1所述的方法,其特征在于,所述步骤二和所述步骤三可以交换。
4.根据权利要求1所述的方法,其特征在于,所述步骤二中的第一离子注入和所述步骤三中的第二离子注入均为Al离子注入。
5.根据权利要求4所述的方法,其特征在于,所述第一离子注入和所述第二离子注入的能量和剂量可以相同或不同。
6.根据权利要求4所述的方法,其特征在于,所述第一离子注入和所述第二离子注入还包括离子的激活退火步骤。
7.根据权利要求1所述的方法,其特征在于,所述步骤四中的欧姆接触金属为Ni或Ti。
8.根据权利要求1所述的方法,其特征在于,所述步骤五中的钝化层材料为SiO2,且所述钝化层覆盖所述场限环区,或者覆盖部分主结凹槽的表面。
9.根据权利要求1所述的方法,其特征在于,所述步骤五中在制作所述肖特基接触之前还可以包括在所述结势垒凹槽和主结凹槽的侧壁及底部生长薄氧化物层的步骤。
10.一种根据权利要求1所述的方法制作的二极管,包括从所述二极管的中心到外围依次分布的结势垒区、主结区和场限环区,其特征在于:
所述主结区内刻蚀有主结凹槽,所述主结凹槽以下和主结凹槽之间均经过离子注入形成结势垒,所述主结凹槽内填充肖特基金属。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于中国科学院微电子研究所,未经中国科学院微电子研究所许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/201710463915.X/1.html,转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造