[发明专利]使用采样时间至数字转换器的倍频延迟锁定环路

权利要求书

1.一种倍频延迟锁定环路电路，包括：

延迟链，包括串联连接的多个可变延迟电路，并且具有延迟链输出；以及

反馈环路，包括用于从所述延迟链供应的反馈信号来导出数字控制信号的电路系统，所述数字控制信号表示所述延迟链输出中的相位偏移的幅度和符号，以用于控制所述多个可变延迟电路中的可变延迟电路中的延迟，用于导出数字控制信号的所述电路系统包括采样时间至数字转换器，所述采样时间至数字转换器被配置为对输入之间的时间延迟进行操作以生成所述数字控制信号作为输出。

2.根据权利要求1所述的倍频延迟锁定环路电路，其中所述反馈环路还包括反馈除法器，所述反馈除法器用于对被反馈的所述延迟链输出进行分频以用于与参考信号进行比较，由此使所述倍频延迟锁定环路电路的输出倍频。

3.根据权利要求2所述的倍频延迟锁定环路电路，其中所述采样时间至数字转换器被配置为对从所述延迟链输出和所述反馈除法器的输出导出的信号进行操作以生成所述数字控制信号作为输出。

4.根据权利要求3所述的倍频延迟锁定环路电路，其中：

所述采样时间至数字转换器用从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的一个信号与从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的另一信号之间的第一差，减去从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述一个信号与从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述另一信号之间的第二差，以提供差值；并且

所述差值指示所述延迟链输出中的输出偏移的符号和幅度。

5.根据权利要求4所述的倍频延迟锁定环路电路，其中所述反馈环路还包括边沿生成器电路，所述边沿生成器电路导出从所述延迟链输出和所述反馈除法器的输出导出的所述信号。

6.根据权利要求5所述的倍频延迟锁定环路电路，其中所述边沿生成器电路包括：

多个触发器，由所述延迟链输出进行时钟控制；其中：

所述多个触发器包括第一触发器链；

所述反馈除法器的所述输出被输入至所述第一触发器链；

从所述延迟链输出和所述反馈除法器的所述输出导出的所述信号中的一个信号是所述第一触发器链中的最后触发器的输出；并且

从所述延迟链输出和所述反馈除法器的所述输出导出的所述信号中的另一信号是所述第一触发器链中的中间触发器的延迟输出。

7.根据权利要求6所述的倍频延迟锁定环路电路，其中：

所述多个触发器包括第二触发器链；

所述反馈除法器的所述输出还被输入至所述第二触发器链；

所述第一差在所述第二触发器链的输出的上升边沿上取得；并且

所述第二差在所述第二触发器链的所述输出的下降边沿上取得。

8.根据权利要求7所述的倍频延迟锁定环路电路，其中：

所述第一触发器链包括三个触发器；并且

所述第二触发器链包括两个触发器。

9.根据权利要求8所述的倍频延迟锁定环路电路，其中所述第一触发器链中的所述中间触发器是所述第一触发器链中的第二触发器。

10.根据权利要求6所述的倍频延迟锁定环路电路，其中所述第一触发器链包括三个触发器。

11.根据权利要求10所述的倍频延迟锁定环路电路，其中所述第一触发器链中的所述中间触发器是所述第一触发器链中的第二触发器。