[发明专利]使用采样时间至数字转换器的倍频延迟锁定环路

说明书

倍频延迟锁定环路电路包括延迟链和反馈环路，延迟链包括串联连接的多个可变延迟电路并且具有延迟链输出，反馈环路包括用于获得数字控制信号的电路系统，该数字控制信号表示延迟链输出中的相位偏移的幅度和符号，以用于控制可变延迟电路中的可变延迟电路中的延迟。用于获得数字控制信号的电路系统包括被配置为对输入之间的时间延迟进行操作以生成数字控制信号的采样时间至数字转换器(STDC)。STDC用从延迟链输出和反馈除法器的输出获得的信号之间的第一差，减去从延迟链输出和反馈除法器的输出获得的信号之间的第二差，以提供差值，并且该差值指示延迟链输出中的输出偏移的符号和幅度。

相关申请的交叉引用

本公开要求2016年6月21日提交的共同未决的共同受让的美国临时专利申请No.62/352,895的权益，由此通过引入将其整体并入本文。

技术领域

本公开涉及使用采样时间至数字转换器的倍频延迟锁定环路，以控制用参考信号的边沿对延迟锁定环路的自激边沿的替换。

背景技术

这里提供的背景描述是用于一般呈现本公开的上下文的目的。本发明人的工作(在本背景部分中描述该工作的程度上)以及在提交时可能未另外被算作现有技术的描述的方面，既不被明确地也不隐含地承认是针对本公开的现有技术。

延迟锁定环路(DLL)可用于将信号锁定到参考信号——即生成相对于输入参考信号的相位具有恒定延迟的输出信号。在基本的延迟锁定环路中，可变延迟链(即，可变延迟的链)的输出被回环至相位检测器的输入，相位检测器还具有作为另一输入的参考信号。相位检测器检查在回环延迟链输出与参考信号之间的相位差，并且生成控制信号，该控制信号调整延迟链中的可变延迟，以将延迟链输出的相位与参考信号的相位对准。通常，相位检测器输出仅指示延迟链输出是在参考信号之前还是之后，以及因此指示延迟链输出是应该推迟还是提前。

倍频延迟锁定环路(MDLL)类似地使用可变延迟的链，但是参考信号的脉冲边沿(本文中被称为“参考边沿”)被用于以选择的间隔来替换DLL内的自激振荡器(例如环形振荡器)的边沿(本文中被称为“自激边沿”)(通常该选择的间隔对应于参考信号的每个周期，其正常长于由环形振荡器的自激振荡频率指定的周期——由环形振荡器的自激振荡频率指定的周期在本文中被称为“自激周期”——除非倍数N＝1)。

因为上升或下降边沿从其否则将会下降的地方被移除，替换MDLL输出信号的边沿造成输出信号的扰动。这样的扰动被称为“尖刺(spur)”。

发明内容

根据本公开的主题的实施方式的倍频延迟锁定环路电路包括延迟链和反馈环路，延迟链包括串联连接的多个可变延迟电路并且具有延迟链输出，反馈环路包括用于从延迟链供应的反馈信号获得数字控制信号的电路系统，该数字控制信号表示延迟链输出中的相位偏移的幅度和符号，以用于控制多个可变延迟电路中的可变延迟电路中的延迟。

在一个这样的实施方式中，反馈环路还包括反馈除法器，反馈除法器用于对被反馈的延迟链输出进行分频以用于与参考信号进行比较，由此使倍频延迟锁定环路电路的输出倍频。

在这样的实施方式的一个变体中，用于获得数字控制信号的电路包括采样时间至数字转换器，采样时间至数字转换器被配置为对输入之间的时间延迟进行操作以生成数字控制信号作为输出，输入包括从延迟链输出和反馈除法器的输出获得的信号。

在这样的一个变体中，采样时间至数字转换器用从延迟链输出和反馈除法器的输出获得的信号中的一个信号与从延迟链输出和反馈除法器的输出获得的信号中的另一信号之间的第一差，减去从延迟链输出和反馈除法器的输出获得的信号中的一个信号与从延迟链输出和反馈除法器的输出获得的信号中的另一信号之间的第二差，以提供差值，并且该差值指示延迟链输出中的输出偏移的符号和幅度。

在这样的一个变体中，反馈环路还包括边沿生成器电路，边沿生成器电路获得从延迟链输出和反馈除法器的输出获得的信号。