[发明专利]一种带自校准功能的高速脉冲信号脉宽精密控制电路及控制方法

权利要求书

1.一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，

参考输入时钟通过三路PLL，同时产生三个相参、频率相同的时钟信号，FPGA通过调节每一路信号的小数分频相位累加字初始值来调节每一路PLL相对于参考输入时钟的相位，再利用同步触发信号将三个PLL同步；

第一PLL输出整个电路的基准系统时钟到脉冲码型发生电路，用于原始NRZ码型脉冲信号合成，合成的原始NRZ码型脉冲信号送至转码器；

第二PLL和第三PLL通过后级的逻辑门合成占空比可变的采样时钟，通过调节第二PLL和第三PLL的相对相位完成采样时钟占空比的调节。

2.如权利要求1所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，

所述第二PLL和第三PLL的输出信号先通过沿恢复电路进行波形整理，沿恢复电路的输出信号送到与/或逻辑门合成占空比可变的采样时钟，逻辑门输出信号一路送至转码器用于产生脉宽可调的RZ码型脉冲信号，另一路送至校准电路。

3.如权利要求2所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，

所述转码器是利用由所述第二PLL和第三PLL通过后级的逻辑门合成的占空比可变的采样时钟，通过NRZ至RZ转码器完成NRZ码到占空比可变的RZ码的转换。

4.如权利要求2所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，所述校准电路包括分频器和FPGA；

将分频器输出信号引入FPGA，在FPGA内部以分频时钟输出为基础设计一款计数器，用FGPA内部系统时钟对该计数器数值进行等间隔采样；当第二PLL与第三PLL的相位差值小于分频器的脉宽敏感门限下限时，分频器无输出，FPGA内部以其作为时钟源的计数器数值保持不变，均匀改变第二PLL与第三PLL的相位差，得到一个两倍于脉宽敏感门限下限的计数器停止工作区间，取这个区间两端的相位控制字的平均值，求出第二PLL与第三PLL的零相差点。

5.如权利要求4所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，所述校准电路的校准步骤如下：

步骤(1)，配置各PLL寄存器，之后通过复位信号初始化各PLL，并通过一个复用的同步单脉冲信号同步各PLL；

步骤(2)，固定第二PLL的相位为中值180°，将第二PLL的相位控制字设为中间值，然后从0开始步进增加第三PLL的相位控制字，让第三PLL的相位从0°开始逐渐增加，以固定时间间隔定时查询FPGA内部计数器，若计数器值一直增加，则保持第三PLL的相位控制字继续增加，若计数器值连续两次查询无变化，则说明第二PLL的相位仍然落后于第三PLL的相位，但其差值小于分频器的脉宽敏感门限下限时，分频器已无输出，FPGA记录此时第三PLL的相位控制字B1；

步骤(3)，继续从B1开始步进增加第三PLL的相位控制字，此时分频器会保持无输出状态，直至第三PLL的相位超过180°，继续以固定时间间隔定时查询FPGA内部计数器，若计数器值一直不变，则保持第三PLL的相位控制字继续增加，若计数器值开始增加，则说明第二PLL的相位已超前第三PLL的相位，且其差值大于分频器的脉宽敏感门限下限时，分频器重新输出输出，FPGA记录此时第三PLL的相位控制字B2；

步骤(4)，取第三PLL的相位控制字B1、B2的中间值，将此数值与第二PLL相位在180°时的相位控制字求差，差值为第三PLL需要补足的校准值Δt，将Δt补偿修正加入以后第三PLL相位控制字计算公式，自动校准完成。