[发明专利]半导体结构的制作方法

说明书

本发明揭示了一种半导体结构的制作方法，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除第一介质层、剩余的第二介质层及第三介质层。上述过程提供了一种新的ASQP(Anti‑Self‑aligned Quadra Patterning，抗自对准四重图形)过程，能够有效改善SADP工艺中形貌不平稳、刻蚀深度不一致等缺陷，可以适用于关键尺寸为5nm甚至更小尺寸的工艺节点中。

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体结构的制作方法。

背景技术

随着集成电路产业的不断发展，半导体器件的尺寸越来越小，集成度越来越高。而为了能在芯片上集成数目更多、尺寸更小的晶体管，需要不断开发出新的技术以不断地缩减晶体管尺寸。其中，一个发展方向是自对准型双重图形技术(SADP，Self-Aligned DoublePatterning)，又称之为侧墙图形技术(SPT，Spacer Patterning Technology)，该技术能有效实现线条密度的加倍，形成线宽和间距均很小的高密度平行线条。它对机器对准精度的要求比其他的二次成像技术要低，因此受到人们的追捧。

但该技术也有一定的缺陷，在SADP工艺中，对核心(core)的表现(performance)需求极为严苛，很容易导致最终形貌、刻蚀深度等不尽如意的情况，从而影响最终产品的性能。

发明内容

本发明的目的在于提供一种半导体结构的制作方法，以优化SADP工艺过程的缺陷。

为解决上述技术问题，本发明提供一种半导体结构的制作方法，包括：

提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；

在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；

在所述凹槽中形成第三介质层；

去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；

刻蚀所述掩膜层形成开口；以及

去除所述第一介质层、剩余的第二介质层及所述第三介质层。

可选的，对于所述的半导体结构的制作方法，所述第一介质层的材质为氮化物。

可选的，对于所述的半导体结构的制作方法，所述第二介质层的材质为氧化物。

可选的，对于所述的半导体结构的制作方法，所述第三介质层的材质为有机聚合物。

可选的，对于所述的半导体结构的制作方法，采用含有碳、氢及氟的等离子体形成所述第三介质层。

可选的，对于所述的半导体结构的制作方法，在所述凹槽中形成第三介质层包括：

形成第三介质层，所述第三介质层覆盖所述第二介质层并充满所述凹槽；

执行平坦化工艺，去除部分第三介质层和第二介质层，使得所述第一介质层、第二介质层及第三介质层上表面齐平。

可选的，对于所述的半导体结构的制作方法，所述掩膜层为金属掩膜层。

可选的，对于所述的半导体结构的制作方法，所述掩膜层的材质为氮化钛或氮化钽。