[发明专利]一种嵌入式可配置FIFO存储器

权利要求书

1.一种嵌入式可配置FIFO存储器，其特征在于，包括：

双端口存储器，连接数据和地址端口，用于数据的存储，且所述双端口存储器可变位宽；

读指针和写指针，连接到所述双端口存储器的地址端口，作为FIFO存储器的地址；

加法器，用于几乎空偏移量和读指针的相加，以及几乎满偏移量和写指针的相加；

读地址计数器和写地址计数器，分别连接到读指针和写指针，且所述读地址计数器和写地址计数器可变位宽；

外部读地址和外部写地址，分别连接到读指针和写指针，且所述外部读地址和外部写地址可变位宽；

二进制到格雷码，用于对读写地址进行格雷码转换；

延迟寄存器，用于对格雷码转换后的读写地址延迟一拍；

比较器，用于比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果；几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述比较结果，分别生成同步模式或异步模式下的几乎空标志、空标志、满标志和几乎满标志；

7个比较结果包括带延迟的几乎空比较结果、几乎空比较结果、带延迟的空比较结果、空/满比较结果、带延迟的满比较结果、几乎满比较结果和带延迟的几乎满比较结果；读指针与几乎空偏移量相加的格雷码，与延迟一拍的写指针格雷码比较，产生带延迟的几乎空比较结果；读指针与几乎空偏移量相加的格雷码，与写指针格雷码比较，产生几乎空比较结果；读指针格雷码，与延迟一拍的写指针格雷码比较，产生带延迟的空比较结果；读指针格雷码，与写指针格雷码比较，产生空/满比较结果；写指针与几乎满偏移量相加的格雷码，与延迟一拍的读指针格雷码比较，产生带延迟的几乎满比较结果；写指针与几乎满偏移量相加的格雷码，与读指针格雷码比较，产生几乎满比较结果；写指针格雷码，与延迟一拍的读指针格雷码比较，产生带延迟的满比较结果；

所述比较器，还用于：根据所述7个比较结果，分别生成同步模式或异步模式下的几乎空标志、空标志、满标志和几乎满标志，且同步FIFO模式和异步FIFO模式可以通过对所述比较结果的筛选进行切换，同步状态生成逻辑由无延迟的比较结果提供输入，异步状态生成逻辑由带延迟的比较结果提供输入。

2.根据权利要求1所述的嵌入式可配置FIFO存储器，其特征在于：

所述双端口存储器，具有独立的数据读写端口，且支持读写位宽的配置，用于数据的存储。

3.根据权利要求2所述的嵌入式可配置FIFO存储器，其特征在于：

所述读指针和写指针为FIFO存储器的地址，连接到所述双端口存储器的地址端口，指定数据在存储器中的读写位置，且所述读指针和写指针既可以来源于内部读写计数器，也可以来源于外部读写地址。

4.根据权利要求2所述的嵌入式可配置FIFO存储器，其特征在于：

所述加法器，还包括，使用进位选择加法结构，将几乎空偏移量和读指针相加，或将几乎满偏移量和写指针相加，且溢出后不保留进位状态。

5.根据权利要求1所述的嵌入式可配置FIFO存储器，其特征在于：

所述读地址计数器和写地址计数器，还包括，k个窄位宽计数器组合产生全位宽地址，以提高计数器的工作频率，其中k等于地址被划分的段数；所述读地址计数器和写地址计数器支持地址的可变位宽，与数据端口的位宽配置结合，可实现独立的读写位宽FIFO存储器。

6.根据权利要求5所述的嵌入式可配置FIFO存储器，其特征在于：

所述二进制到格雷码，用于支持格雷码状态保持和地址位宽的配置。

7.根据权利要求5所述的嵌入式可配置FIFO存储器，其特征在于：

所述延迟寄存器，用于对格雷码转换后的读写地址延迟一拍。

8.根据权利要求7所述的嵌入式可配置FIFO存储器，其特征在于：

所述比较器用于，比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果，以及支持同步FIFO状态和异步FIFO状态的产生；所述比较器内部包含可配置的移位模块，用于支持不同读写位宽的FIFO状态位生成；所述比较器不仅提供是否相等的比较结果，还提供是否小于的比较结果。