[发明专利]一种嵌入式可配置FIFO存储器

说明书

本发明涉及一种嵌入式可配置FIFO存储器，包括：双端口存储器，连接数据和地址端口；读指针和写指针，连接到所述双端口存储器的地址端口，作为FIFO存储器的地址；加法器，用于几乎空偏移量和读指针的相加，以及几乎满偏移量和写指针的相加；读地址计数器和写地址计数器，分别连接到读指针和写指针，且所述读地址计数器和写地址计数器可变位宽；二进制到格雷码，对读写地址进行格雷码转换；延迟寄存器，对格雷码转换后的读写地址延迟一拍；比较器，比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果；几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述7个比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志。

技术领域

本发明涉及一种存储系统。具体地说，涉及一种嵌入式可配置FIFO存储器，可通过不同配置实现不同的工作模式。

背景技术

在嵌入式系统中引入FIFO存储器这一IP硬核，可以解决嵌入式系统中逻辑资源的性能和功能限制问题，使得嵌入式系统得以更好地支持数字电路设计中对于大规模、高速及低功耗的要求。

嵌入式FIFO存储器是一种在电子系统中得到广泛应用的电路模块，主要用于较大规模数据的存储和交换。随着信息化时代的推进，嵌入式系统的功能需求变得复杂多变，相对单一的功能模式早已不能满足实际应用需求，包括要求存储系统支持可配位宽、支持同步异步等。虽然嵌入式FIFO存储器早已应用于数字系统，但是很少有研究是基于优化该嵌入硬核本身的。现代大规模数据存储和交换对嵌入式系统的要求不断提高，由于其较广泛的应用环境，使得单一模式的FIFO存储器无法满足要求，无论从速度还是功能上都成为嵌入式FIFO存储器的制约因素。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种嵌入式可配置FIFO存储器的结构，使其支持多种功能模式，拓宽应用场景。

本发明实施例提供了一种嵌入式可配置FIFO存储器，其特征在于，包括：双端口存储器，连接数据和地址端口，用于数据的存储，且所述双端口存储器可变位宽；读指针和写指针，连接到所述双端口存储器的地址端口，作为FIFO存储器的地址；加法器，用于几乎空偏移量和读指针的相加，以及几乎满偏移量和写指针的相加；读地址计数器和写地址计数器，分别连接到读指针和写指针，且所述读地址计数器和写地址计数器可变位宽；外部读地址和外部写地址，分别连接到读指针和写指针，且所述外部读地址和外部写地址可变位宽；二进制到格雷码，用于对读写地址进行格雷码转换；延迟寄存器，用于对格雷码转换后的读写地址延迟一拍；比较器，用于比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果；几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志。

可选的，所述双端口存储器，具有独立的数据读写端口，且支持读写位宽的配置，用于数据的存储。

可选的，所述读指针和写指针为FIFO存储器的地址，连接到所述双端口存储器的地址端口，指定数据在存储器中的读写位置，且所述读指针和写指针既可以来源于内部读写计数器，也可以来源于外部读写地址。

可选的，所述加法器，使用进位选择加法结构，将几乎空偏移量和读指针相加，或将几乎满偏移量和写指针相加，且溢出后不保留进位状态。

可选的，所述读地址计数器和写地址计数器，k个窄位宽计数器组合产生全位宽地址，该方法可以提高计数器的工作频率，其中k等于地址被划分的段数；所述读地址计数器和写地址计数器支持地址的可变位宽，与数据端口的位宽配置结合，可实现独立的读写位宽FIFO存储器。

可选的，所述二进制到格雷码，用于支持格雷码状态保持和地址位宽的配置。

可选的，所述延迟寄存器，用于对格雷码转换后的读写地址延迟一拍。