[发明专利]半导体结构

说明书

本发明公开了一种半导体结构，包括一晶体管。晶体管包括一半导体基底、一第一源/漏极侧掺杂区、一第二源/漏极侧掺杂区及一栅结构。第一源/漏极侧掺杂区包括导电型相反于半导体基底的一下掺杂部分。第二源/漏极侧掺杂区包括一第一掺杂部分从半导体基底的一上表面向下延伸。第二源/漏极侧掺杂区与半导体基底之间具有一底PN结。下掺杂部分的一底表面位置低于底PN结。第一掺杂部分的掺杂质浓度大于下掺杂部分的相同导电型的掺杂质浓度。栅结构在第一源/漏极侧掺杂区与第二源/漏极侧掺杂区之间的半导体基底上。

技术领域

本发明属于半导体器件领域，涉及一种半导体结构，且特别是有关于具有晶体管的半导体结构。

背景技术

静电放电(ESD)是不同静电位的物体的互相靠近或直接接触引起的静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常为几安培。因此，一旦ESD事件产生，未放置ESD防护元件的集成电路通常会被损坏。就低压操作的接触垫采用传统MOS当ESD防护元件而言，拥有长漏极导电接触到多晶栅的距离(DCGS)的MOS可提供足够的ESD防护能力，但长的DCGS所增加的寄生结电容会降低操作速度，而短DCGS的MOS却很有可能无法提供足够ESD防护能力；另外对高压操作的接触垫若使用传统高压MOS当ESD防护元件而言，其对ESD防护能力较为薄弱。

发明内容

本发明有关于一种半导体结构。

根据本发明的一方面，提出一种半导体结构，其包括一晶体管。晶体管包括一半导体基底、一第一源/漏极侧掺杂区、一第二源/漏极侧掺杂区及一栅结构。第一源/漏极侧掺杂区包括导电型相反于半导体基底的一下掺杂部分。第二源/漏极侧掺杂区包括一第一掺杂部分从半导体基底的一上表面向下延伸。第二源/漏极侧掺杂区与半导体基底之间具有一底PN结。下掺杂部分的一底表面位置低于底PN结。第一掺杂部分的掺杂质浓度大于下掺杂部分的相同导电型的掺杂质浓度。栅结构在第一源/漏极侧掺杂区与第二源/漏极侧掺杂区之间的半导体基底上。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1为根据第一实施例所示的金属氧化物半导体晶体管的上视图。

图2为根据第一实施例所示的金属氧化物半导体晶体管的剖面图。

图3为根据第一实施例所示的金属氧化物半导体晶体管的剖面图。

图4为根据第一实施例所示的金属氧化物半导体晶体管的剖面图。

图5为根据第二实施例所示的金属氧化物半导体晶体管的上视图。

图6为根据第二实施例所示的金属氧化物半导体晶体管的剖面图。

图7为根据第三实施例所示的金属氧化物半导体晶体管的上视图。

图8为根据第三实施例所示的金属氧化物半导体晶体管的剖面图。

图9为根据第三实施例所示的金属氧化物半导体晶体管的剖面图。

图10为根据第四实施例所示的金属氧化物半导体晶体管的上视图。

图11为根据第四实施例所示的金属氧化物半导体晶体管的剖面图。

图12为根据第四实施例所示的金属氧化物半导体晶体管的剖面图。

图13为根据第五实施例所示的金属氧化物半导体晶体管的上视图。

图14为根据第五实施例所示的金属氧化物半导体晶体管的剖面图。

图15为根据第六实施例所示的金属氧化物半导体晶体管的上视图。