[发明专利]半导体器件及其制造方法及包括该器件的电子设备

说明书

公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠，其中，沟道层包括靠近其外周表面的沟道区以及在沟道区内侧的体区。

技术领域

本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件所占的面积不易进一步缩小或制造成本不易进一步降低。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小或制造成本更易降低。纳米线(nanowire)竖直型环绕栅场效应晶体管(V-GAAFET，Vertical Gate-all-around Field Effect Transistor)是未来高性能器件的候选之一。

但是，对于竖直型器件如纳米线器件，难以控制特别是动态控制其阈值电压，而这对于降低功耗而言是重要的。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种能够很好地控制(或者说改变)特别是动态控制阈值电压的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠，其中，沟道层包括靠近其外周表面的沟道区以及在沟道区内侧的体区。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一源/漏层、预备沟道层和第二源漏层的叠层；在所述叠层中限定有源区，使预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入；在预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周形成的凹入中形成沟道层；以及绕沟道层的外周形成栅堆叠。在预备沟道层中可以形成体区。

根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本公开的实施例，在沟道区内侧可以形成体区。这种体区可以是被掺杂的阱区，或者可以有助于形成量子阱结构。通过这种体区，可以调节或改变器件的阈值电压。当向体区施加偏置时，可以根据偏置，动态地改变阈值电压。

根据本公开的实施例，栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至17示出了根据本公开实施例的制造半导体器件的流程的示意图；

图18和19示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；以及

图20至25(d)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。