[发明专利]半导体器件及其制造方法及包括该器件的电子设备

说明书

公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；在衬底上形成的第一器件和第二器件，第一器件和第二器件分别包括：依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠，其中，第一器件的沟道层与第二器件的沟道层基本共面，且第一器件和第二器件各自的第二源/漏层中带有不同的应力。

技术领域

本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所占的面积更容易缩小。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种能够提供改进特性的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的第一器件和第二器件，第一器件和第二器件分别包括：依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠，其中，第一器件的沟道层与第二器件的沟道层基本共面，且第一器件和第二器件各自的第二源/漏层中带有不同的应力。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层；从堆叠的第一源/漏层、沟道层和第二源/漏层分别限定出第一器件的有源区和第二器件的有源区；分别绕第一器件和第二器件各自有源区中的沟道层的外周形成相应器件的栅堆叠；以及在第一器件和第二器件各自的第二源/漏层中引入不同的应力。

根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本公开的实施例，第一器件和第二器件各自的第二源/漏层中可以带有不同的应力，以便针对第一器件和第二器件分别提供单独的应力工程。例如，这可以通过在第二源/漏层引入带应力材料来进行。于是，能够在沟道中产生应力，以进一步改善器件性能。

另外，栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。衬底上不同区域中形成的竖直型器件可以具有不同的栅长。沟道层的外周相对于第一、第二源/漏层的外周可以向内凹入，从而栅堆叠可以嵌入该凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。另外，沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至26示出了根据本公开实施例的制造半导体器件的流程的示意图；

图27和28分别示出了根据本公开实施例的CMOS配置的半导体器件的端子连接方式；

图29至32示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；

图33示出了根据本公开另一实施例的半导体器件的截面图；

图34和35示出了根据本公开实施例的源/漏层细化处理；

图36和37示出了根据本公开实施例对沟道层进行减薄处理的示意图；

图38和39示出了根据本公开实施例对沟道层进行减薄处理的示意图。