[发明专利]底栅氧化物半导体薄膜晶体管及其制备方法

说明书

本申请涉及一种底栅氧化物半导体薄膜晶体管及其制备方法，该方法包括在衬底上依次堆叠形成底栅电极、底栅介质层、氧化物半导体有源层、沟道保护层以及钝化层和在所述钝化层开口中引出的源、漏电极，所述有源层经图形化形成有源区，所述沟道保护层经图形化形成沟道保护区；所述方法还包括，在所述有源区和所述沟道保护区上形成掺杂材料层以及随后的退火操作，从而在所述有源区中形成所述薄膜晶体管的源区和漏区。本申请还公开了根据该方法制备的底栅氧化物半导体薄膜晶体管。

技术领域

本申请涉及薄膜晶体管制备技术，特别是涉及一种底栅氧化物半导体薄膜晶体管及其制备方法。

背景技术

薄膜晶体管技术是平板显示中最为核心的技术，任何有源矩阵寻址方式的平板显示如AMLCD、AMOLED都依赖于TFT的控制和驱动。在平板显示大面积、高品质、轻薄、低成本和高可靠性的要求下，产业界对TFT器件的要求越来越高。目前，结合平板显示的现状、发展趋势和研究动态，根据有源层材料的不同，TFT技术形成了以下的几个主流技术方向：氢化非晶硅(a-Si:H)TFT技术，低温多晶硅(LTPS)TFT技术、非晶金属氧化物半导体TFT技术和有机物半导体TFT。其中，氢化非晶硅TFT为当前主流技术，但其迁移率较低的缺点使其不能满足下一代平板显示的需求。而以铟镓锌氧(InGaZnO,IGZO)TFT为代表的金属氧化物半导体TFT技术几乎可以满足下一代平板显示的所有需求，是替代氢化非晶硅TFT的最佳方案之一。

目前，金属氧化物TFT通常采用底栅结构，具体制备工艺主要分为刻蚀阻挡层工艺(etch-stop layer，ESL)和背沟道刻蚀工艺(back channel etch，BCE)。

在器件制备过程中，ESL工艺采用在有源区上淀积刻蚀阻挡层的方法使的有源层不受源/漏图形化工艺的影响，因此ESL工艺制备的器件特性较好。但是，刻蚀阻挡层ESL的淀积和图形化增加了器件制备工艺的复杂度。另外，如图1所示，利用这种方法形成的晶体管需要预留刻蚀阻挡层ESL与源/漏极的套刻对准的误差使得源/漏极与ESL有交叠，同时ESL还需要预留一定尺寸使源极和漏极的间距能满足最小加工长度的要求，因此较短沟道长度的器件难以制备。另外，由于这种晶体管要求ESL长度小于底栅电极长度，因此需要考虑ESL和底栅电极之间的套刻对准误差，使得底栅电极的长度长，无法利用此方法实现小尺寸器件的制备。

相比之下，BCE工艺相对简单，且由于不需要考虑刻蚀阻挡层与源/漏的套刻对准误差，器件沟道长度和底栅电极的长度可以做到比ESL方法制备的晶体管沟道长度短。但是，如图2所示，有源层在源漏电极图形化的过刻蚀过程中也就是对金属层刻蚀的过程中会暴露在刻蚀剂中，受其影响有源层界面特性较差从而影响器件特性及长期稳定性。

此外，底栅自对准工艺是金属氧化物TFT器件制备工艺的备选方案之一。此工艺通常通过在有源层上淀积并图形化介质层，再对有源层进行等离子体处理或氢掺杂从而以自对准方式形成源、漏区。采用这两种方法制备工艺简单且器件沟道长度有望做短。但是，经等离子体处理后形成的高氧空位浓度的氧化物层形成的源/漏区热稳定性差，容易在后续热处理过程中被气氛或氧化物体内的氧氧化导致导电性大幅降低；而氢掺杂的方法则会带来氢横向扩散从而进入沟道区影响较短沟道器件性能的问题。

申请内容

本申请提出了一种底栅氧化物半导体薄膜晶体管的制备方法，包括在衬底上依次堆叠形成底栅电极、底栅介质层、氧化物半导体有源层、沟道保护层以及钝化层和在所述钝化层开口中引出的源、漏电极，所述有源层经图形化形成有源区，所述沟道保护层经图形化形成沟道保护区；所述方法还包括，在所述有源区和所述沟道保护区上形成掺杂材料层以及随后的退火操作，从而在所述有源区中形成所述薄膜晶体管的源区和漏区。

特别的，该方法还包括在形成所述掺杂材料层前，对所述有源层进行等离子处理，其中所述等离子处理采用的等离子体包括Ar，He或N中的一种或多种。

特别的，在对所述沟道保护层图形化后再对所述有源层进行图形化。