[发明专利]半导体结构及其形成方法

说明书

本发明提供一种半导体结构及其形成方法，方法包括：提供衬底；在所述衬底上形成栅极结构和介质层，所述栅极结构侧壁表面具有侧墙，所述栅极结构两侧的衬底中具有源漏掺杂区，所述介质层位于所述衬底上，且覆盖所述侧墙侧壁；在所述介质层中形成源漏插塞，所述源漏插塞连接所述源漏掺杂区；去除至少部分所述侧墙，在所述介质层中形成隔离开口；在所述隔离开口中形成隔离结构，所述隔离结构的介电常数小于所述侧墙的介电常数。所述栅极结构与源漏插塞，以及位于所述源漏插塞和所述栅极结构之间的隔离结构形成源漏电容。所述隔离结构的介电常数较小，所述源漏电容的电容值较小，从而能够降低所形成半导体结构的寄生电容，改善半导体结构性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。

晶体管的结构包括：衬底；位于衬底上的栅极结构；位于所述栅极结构侧壁表面的侧墙；位于所述侧墙两侧衬底中的源漏掺杂区；位于所述栅极结构和所述源漏掺杂区上的介质层；位于所述介质层中的源漏插塞，所述源漏插塞连接所述源漏掺杂区。其中，所述源漏插塞、栅极结构以及位于所述源漏插塞和栅极结构之间的侧墙形成电容。如果所述电容的电容值较大，则所述晶体管的寄生电容较大，容易增加晶体管的RC延迟效应，降低半导体结构的性能。

然而，现有技术形成的半导体结构的寄生电容较大、半导体结构的性能较差。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以减小半导体结构的寄生电容、改善半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构和介质层，所述栅极结构侧壁表面具有侧墙，所述栅极结构两侧的衬底中具有源漏掺杂区，所述介质层位于所述衬底上，且覆盖所述侧墙侧壁；在所述介质层中形成源漏插塞，所述源漏插塞连接所述源漏掺杂区；去除至少部分所述侧墙，在所述介质层中形成隔离开口；在所述隔离开口中形成隔离结构，所述隔离结构的介电常数小于所述侧墙的介电常数。

可选的，所述侧墙的材料为氮化硅，所述隔离结构的材料包括氧化硅、氮氧化硅或低k介质材料；所述低k介质材料包括：碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料、聚乙烯多孔材料、含氟聚合物多孔材料、倍半硅氧烷基多孔复合材料或沸石聚酰亚胺复合多孔材料。

可选的，去除所述侧墙的工艺包括各向同性干法刻蚀工艺或湿法刻蚀工艺。

可选的，所述隔离结构包括：位于所述隔离开口侧壁和底部表面的保型层；覆盖所述保型层的隔离材料层；形成所述隔离结构的步骤包括：在所述隔离开口侧壁和底部表面形成保型层；形成所述保型层之后，在所述隔离开口中形成隔离材料层。

可选的，形成所述保型层的工艺包括原子层沉积工艺。

可选的，所述保型层与所述隔离材料层之间具有空隙。

可选的，形成所述隔离材料层的工艺包括化学气相沉积工艺。

可选的，还包括：形成源漏插塞之前，去除部分栅极结构，形成栅极开口；在所述栅极开口中形成隔离结构。

可选的，还包括：在所述栅极开口中的隔离结构上形成金属层。

可选的，形成源漏插塞之后，在所述栅极开口中形成隔离结构；所述形成方法还包括：形成所述源漏插塞之前，在所述栅极开口中形成保护层；形成所述源漏插塞之后，形成所述隔离结构之前，去除所述保护层。

可选的，形成源漏插塞之前，在所述栅极开口中形成隔离结构。