[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：形成包括PMOS区的基底，基底上形成有栅极结构、PMOS区栅极结构两侧基底内形成有P型掺杂外延层、P型掺杂外延层表面形成有硅层、基底上形成有覆盖栅极结构顶部的层间介质层；在PMOS区栅极结构两侧层间介质层内形成露出硅层的接触开口；对硅层进行金属分凝肖特基掺杂处理；在接触开口底部形成金属层；通过退火处理，使金属层与硅层反应形成金属硅化物层；在接触开口内形成接触孔插塞。金属分凝肖特基掺杂处理的掺杂离子在金属硅化物层中的固溶度小于在硅层中的固溶度，因此掺杂离子会从金属硅化物层中析出并分凝于金属硅化物层和P型掺杂外延层的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区的接触电阻。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的不断发展，器件关键尺寸不断变小，相应出现了很多问题。如接触孔插塞与掺杂外延层之间接触电阻的增加，从而导致器件的响应速度降低，信号出现延迟，驱动电流减小，进而导致半导体器件的性能退化。

为了降低接触孔插塞与掺杂外延层的接触电阻，引入了金属硅化物工艺，所述金属硅化物具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。

目前，对于PMOS(Metal Oxide Semiconductor)区和NMOS区而言，所采用的金属硅化物的材料相同，但金属硅化物对减小PMOS区和NMOS区的接触电阻的效果不同。当满足NMOS区的接触电阻较小的情况下，PMOS的肖特基势垒高度(Schottky Barrier Height，SBH)仍旧较大，PMOS区的接触电阻也相应较大。

因此，亟需提供一种形成方法，以减小PMOS区的接触电阻。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，减小PMOS区的接触电阻。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括PMOS区，所述基底上形成有栅极结构、所述PMOS区的栅极结构两侧基底内形成有P型掺杂外延层、所述P型掺杂外延层表面形成有硅层、所述基底上形成有覆盖所述栅极结构顶部的层间介质层；在所述PMOS区栅极结构两侧的层间介质层内形成露出所述硅层的接触开口；对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理；在所述金属分凝肖特基掺杂处理后，在所述接触开口的底部形成金属层；通过退火处理，使所述金属层与所述硅层反应，形成金属硅化物层；形成所述金属硅化物层后，在所述接触开口内形成接触孔插塞。

可选的，所形成的硅层的厚度为3nm至9nm。

可选的，形成露出所述硅层的接触开口后，进行金属分凝肖特基掺杂处理之前，还包括步骤：刻蚀去除所述接触开口露出的部分厚度的所述硅层。

可选的，刻蚀去除所述接触开口露出的部分厚度的所述硅层后，剩余硅层的厚度为1nm至5nm。

可选的，所述金属分凝肖特基掺杂处理的掺杂离子为Pt离子、Co离子或Ni离子。

可选的，所述金属分凝肖特基掺杂处理的工艺为离子注入工艺，所述离子注入工艺的参数包括：掺杂离子为Pt离子，注入能量为5KeV至15KeV，注入剂量为1E13atom/cm²至1E15atom/cm²。

可选的，所述金属分凝肖特基掺杂处理的掺杂深度占所述硅层厚度的比例为1/3至2/3。

可选的，形成露出所述硅层的接触开口后，进行所述金属分凝肖特基掺杂处理之前，还包括步骤：对所述接触开口露出的硅层进行第一预非晶化处理。

可选的，采用同一光罩，进行所述第一预非晶化处理和所述金属分凝肖特基掺杂处理。