[发明专利]命令窗口生成器和具有命令窗口生成器的存储器装置

说明书

提供一种命令窗口生成器和一种具有命令窗口生成器的存储器装置。所述命令窗口生成器被配置为：通过使用写入路径电路和写入路径复制电路，通过将输入到写入路径电路的时钟信号与输出到写入路径复制电路的时钟信号之间的延迟时间转换为内部时钟信号的周期数来生成延迟信号，并且使用延迟信号来生成命令窗口以对应于数据窗口。延迟窗口可以对应于写入数据的突发长度。

本申请要求于2016年7月5日在韩国知识产权局提交的第10-2016-0085067号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明构思涉及一种半导体装置，更具体地，涉及一种命令窗口生成器和包括命令窗口生成器的存储器装置。

背景技术

在动态随机存取存储器(DRAM)中，延时(latency)定义为在施加命令和执行与该命令对应的操作之间的等待时间。当将写入命令输入到DRAM时，DRAM锁存在写入命令经过写入延时(WL)之后输入到数据输入电路的写入数据。为了锁存写入数据而没有数据丢失，用于锁存写入数据的写入命令窗口比可用于锁存数据的写入数据窗口宽。当写入延时具有大的值时，数据输入电路因较宽的写入命令窗口而被不必要地驱动，从而导致电流损耗的增大。

发明内容

发明构思的至少一个实施例提供生成设置在数据窗口上的命令窗口的命令窗口生成器。

发明构思的至少一个实施例提供包括命令窗口生成器的存储器装置。

根据发明构思的示例，提供一种命令窗口生成器，被配置为在接收到命令的一定的延时之后生成用于处理与所述命令相关联的数据的命令窗口。命令窗口生成器包括时钟冻结器电路、第一电路、第二电路和延迟测量电路。冻结电路被配置为接收从输入时钟信号分频出的第一时钟信号并且从第一时钟信号生成第二时钟信号。第二时钟信号具有与时钟冻结信号的逻辑低段对应的冻结段。第一电路被配置为接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号。第二电路具有与第一电路相同的结构，并且被配置为接收第一电路的输出作为输入并且在第一延迟时间之后输出第三时钟信号。延迟测量电路被配置为接收第二时钟信号和第三时钟信号作为输入，通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成延迟信号，并且使用延迟信号生成命令窗口以对应于数据的数据窗口。

根据发明构思的示例性实施例，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；时钟缓冲器，被配置为响应于输入到时钟缓冲器的时钟信号CLK而生成内部时钟信号；命令解码器，被配置为通过对接收的与内部时钟信号同步的命令进行解码来生成命令信号；命令窗口生成器，被配置为在接收到命令的一定延时之后生成用于处理与所述命令相关联的数据的命令窗口；以及输入和输出缓冲器，被配置为响应于命令窗口而接收写入数据并且将写入数据提供给存储器单元阵列，将从存储器单元阵列读取的读取数据提供给数据总线，其中，所述命令窗口生成器被配置为通过使用第一电路和具有第一电路相同的结构并且与第一电路串联连接的第二电路，通过将输入到第一电路的第二时钟信号与从第二电路输出的第三时钟信号之间的延迟时间转换为内部时钟信号的周期数来生成延迟信号，并且使用延迟信号来将命令窗口调整为对应于与所述命令相联系的数据的数据窗口。

根据发明构思的示例性实施例，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；数据锁存器，根据时序控制信号而锁存要被写入到存储器单元阵列的数据，或者锁存从存储器单元读取的数据；时钟分频电路，被配置为对输入时钟信号执行分频操作，以生成第一时钟信号；速止电路(shortstop circuit)，被配置为将第一时钟信号的一段设置为恒定电平以生成第二时钟信号；第一电路，被配置为接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；第二电路，被配置为接收第一电路的输出作为输入，并且在第一延迟时间之后输出第三时钟信号；第三电路，被配置为通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成时序控制信号。

附图说明