[发明专利]非易失性存储装置

说明书

提供了一种非易失性存储装置，所述非易失性存储装置包括单元串，单元串具有连接到一条位线的多个存储单元。页缓冲器经由感测节点连接到位线并经由位线连接到单元串。页缓冲器包括用于存储位线设定信息的第一锁存器和用于存储强制信息的第二锁存器。第一锁存器被构造为将位线设定信息输出到感测节点，第二锁存器被构造为独立于第一锁存器将强制信息输出到感测节点。

本申请要求于2016年11月22日提交到韩国专利知识产权局的第10-2016-0156059号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开涉及一种非易失性存储装置，更具体地，涉及一种包括用于对存储单元执行编程操作的页缓冲器的非易失性存储装置。

背景技术

半导体存储装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储装置。半导体存储装置可以划分为易失性存储装置和非易失性存储装置。

非易失性存储装置是一种即使非易失性存储装置的电源中断，存储在非易失性存储装置中的数据也不消失的存储装置。非易失性存储装置的示例为只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、闪存装置、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)。闪存装置可以被划分为NOR型和NAND型。

发明内容

本公开提供了一种在非易失性存储装置的编程执行过程中能够执行直接强制操作而不执行转储操作的非易失性存储装置。

根据本公开的一方面，提供了一种非易失性存储装置，所述非易失性存储装置包括：单元串，具有连接到位线的多个存储单元；页缓冲器，经由感测节点连接到位线并经由位线连接到单元串。页缓冲器包括用于存储位线设定信息的第一锁存器和用于存储强制信息的第二锁存器。第一锁存器被构造为将位线设定信息输出到感测节点，第二锁存器被构造为独立于第一锁存器将强制信息输出到感测节点。

根据公开的另一方面，提供了一种非易失性存储装置，所述非易失性存储装置具有：多个单元串，包括多个存储单元；页缓冲器，具有经由多条位线连接到所述多个单元串的屏蔽位线结构。页缓冲器包括用于向感测节点输出位线设定信息的第一路径以及用于向感测节点输出强制信息的与第一路径不同的第二路径。第一路径和第二路径被独立地激活。

根据本公开的另一方面，提供了一种非易失性存储装置，所述非易失性存储装置具有非易失性存储器和页缓冲器电路。非易失性存储器具有多个存储单元串。每个存储单元串包括被同一位线和多条字线中的不同的字线寻址的多个存储单元，对每个存储单元串的存储单元进行寻址的位线不同于对所述多个存储单元串中的每个其它存储单元串的存储单元进行寻址的位线。页缓冲器电路包括第一锁存器、第二锁存器和开关电路。开关电路将第一锁存器存储的第一数据或第二锁存器存储的第二数据传送到非易失性存储器的被多条位线中选择的位线和多条字线中选择的字线寻址的被选择的存储单元。

附图说明

通过下面结合附图的详细的描述，将更清楚地理解本公开的实施例，在附图中：

图1是根据本公开的示例实施例的非易失性存储装置的框图；

图2是根据本公开的示例实施例的非易失性存储装置的框图；

图3是根据本公开的示例实施例的存储块的电路图；

图4是根据本公开的示例实施例的包括在存储单元阵列中的存储块BLK0'的另一示例的电路图；

图5是图4的存储块BLK0'的透视图；

图6是示出根据本公开的示例实施例的存储单元的阈值电压分布的图；

图7是示出根据本公开的示例实施例的非易失性存储装置的操作的流程图；