[发明专利]一种任意整数分频器在审
| 申请号： | 201710548614.7 | 申请日： | 2017-07-07 |
| 公开（公告）号： | CN109217867A | 公开（公告）日： | 2019-01-15 |
| 发明（设计）人： | 于绍友 | 申请（专利权）人： | 安徽爱科森齐微电子科技有限公司 |
| 主分类号： | H03K23/66 | 分类号： | H03K23/66 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 230088 安徽省合肥*** | 国省代码： | 安徽;34 |
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| 摘要： | |||
| 搜索关键词： | 分频器模块 整数分频器 电路实现 端口连接 规律性 | ||
1.一种任意整数分频器，包括多个分频器模块，其特征在于，所述多个分频器模块结构相同，前一个分频器模块的端口C1连接后一个分频器模块的端口Qc2，前一个分频器模块的端口Q1连接后一个分频器模块的端口CLK2，前一个分频器模块的端口连接后一个分频器模块的端口
2.根据权利要求1所述的一种任意整数分频器，其特征在于，所述分频器模块包括第一与非门、第一非门、第一触发器、第二与非门、第二非门、第二触发器、第三与非门、第三非门、第三触发器和第四触发器，所述的第一与非门的第一输入端接第四触发器的第一输出端Q1，所述的第一与非门的第二输入端接控制端C1，所述的第一非门的输入端接第一与非门的输出端，所述的第一触发器的输入端D接第一非门的输出端，所述的第一触发器的时钟输入端接外部时钟CLK1，所述的第二与非门的第一输入端接第一触发器的第一输出端，所述的第二与非门的第二输入端接分频比控制信号D1，所述的第二非门的输入端接第二与非门的输出端，所述的第二触发器的输入端D接第二非门的输出端，所述的第二触发器的时钟输入端接外部时钟的反向时钟所述的第三与非门的第一输入端接第二触发器的第一输出端，所述的第三与非门的第二输入端接第四触发器的第二输出端所述的第三触发器的输入端D接第三非门的输出端，所述的第三触发器的时钟输入端接外部时钟CLK1，所述的第四触发器的输入端D接第三触发器的第一输出端Q，所述的第四触发器的时钟输入端接外部时钟的反向时钟
3.根据权利要求1所述的一种任意整数分频器，其特征在于，所述分频器模块的个数大于等于3。
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