[发明专利]一种任意整数分频器

说明书

本发明是一种任意整数分频器，包括多个分频器模块，所述多个分频器模块结构相同，前一个分频器模块的端口C1连接后一个分频器模块的端口Q_c2，前一个分频器模块的端口Q₁连接后一个分频器模块的端口CLK2，前一个分频器模块1的端口连接后一个分频器模块2的端口本发明电路实现简单，具有规律性。

技术领域

本发明涉及一种分频器，具体为一种任意整数分频器。

背景技术

分频器是数字电路设计的基本模块，在数字电路设计中应用十分广泛。随着片上系统越来越复杂，对时钟的要求也越来越高，尤其在复杂数模混合系统中，通常会有多个时钟存在，在多时钟系统中经常会用数字计数分频器来产生子时钟，实际应用中锁相环倍频电路中的反馈时钟也是由分频器产生。

现有的2ⁿ分频电路同样包括n个D触发器(1、2、3......n)，并将n个D触发器级联以实现2ⁿ分频，但该分频器只能实现2ⁿ分频，不能实现任意整数分频。专利CN200710161515公开了一种任意整数分频器电路，但该分频器电路是通过切换控制电路实现奇数和偶数分频的，电路规模大，实现复杂，并且还没有规律可循，不方便记忆。专利CN201210305614.1公开了一种任意整数分频器电路，但该分频器电路有众多的控制开关，同时还需要进行奇偶选择，需要存储器或者单片机进行控制，控制模块复杂，主时钟控制每一个触发器，实际应用时会因为高频时钟布局布线带来很多高频干扰。

因此，现有技术存在的缺点是：(1)实现方式复杂，电路规模较大；(2)通常都具有奇偶控制开关，不利于实时控制实现。

发明内容

本发明的目的在于提供一种任意整数分频器，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

一种任意整数分频器，包括多个分频器模块，其特征在于，所述多个分频器模块结构相同，前一个分频器模块的端口C1连接后一个分频器模块的端口Q_c2，前一个分频器模块的端口Q₁连接后一个分频器模块的端口CLK2，前一个分频器模块1的端口连接后一个分频器模块2的端口

作为本发明的进一步技术方案：所述分频器模块包括第一与非门、第一非门、第一触发器、第二与非门、第二非门、第二触发器、第三与非门、第三非门、第三触发器和第四触发器，所述的第一与非门的第一输入端接第四触发器的第一输出端Q1，所述的第一与非门的第二输入端接控制端C1，所述的第一非门的输入端接第一与非门的输出端，所述的第一触发器的输入端D接第一非门的输出端，所述的第一触发器的时钟输入端接外部时钟CLK1，所述的第二与非门的第一输入端接第一触发器的第一输出端，所述的第二与非门的第二输入端接分频比控制信号D1，所述的第二非门的输入端接第二与非门的输出端，所述的第二触发器的输入端D接第二非门的输出端，所述的第二触发器的时钟输入端接外部时钟的反向时钟所述的第三与非门的第一输入端接第二触发器的第一输出端，所述的第三与非门的第二输入端接第四触发器的第二输出端所述的第三触发器的输入端D接第三非门的输出端，所述的第三触发器的时钟输入端接外部时钟CLK1，所述的第四触发器的输入端D接第三触发器的第一输出端Q，所述的第四触发器的时钟输入端接外部时钟的反向时钟

作为本发明的进一步技术方案：所述分频器模块的个数大于等于3。

与现有技术相比，本发明的有益效果是：本发明电路实现简单，具有规律性。

附图说明

图1为本发明任意整数分频器架构示意图。

图2为本发明分频器模块1构成图。

图3为本发明分频器模块2构成图。

图4为本发明分频器模块N构成图。