[发明专利]一种适用于SRAM型FPGA的可配置时钟缓冲器

权利要求书

1.一种适用于SRAM型FPGA的可配置时钟缓冲器，其特征在于包括：可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24；

配置存储器M22接收FPGA输入的配置信息，并将该配置信息输出给可配置时钟N分频电路M21、时序匹配电路M23和输出多路器M24，所述配置信息为分频数信息；

可配置时钟N分频电路M21接收配置存储器M22输出的分频数信息以及外部输入的时钟信号CLKIN和使能信号CLKDEN，当分频数信息为1时，可配置时钟N分频电路不动作；当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，其中N为大于1的自然数；

时序匹配电路M23接收配置存储器M22输出的分频数信息以及外部输入的时钟信号CLKIN和使能信号CLKDEN，当分频数信息为N，时序匹配电路M23不动作；当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24；

多路器M24接收配置存储器M22输出的分频数信息以及可配置时钟N分频电路M21和时序匹配电路M23输出的时钟信号，根据分频数信息确定输出时钟信号：当N1时，将可配置时钟N分频电路M21的输出时钟传输给FPGA；当N＝1时，将时序匹配电路M23的输出时钟传输给FPGA。

2.根据权利要求1所述的一种适用于SRAM型FPGA的可配置时钟缓冲器，其特征在于：所述可配置时钟N分频电路包括多路器M31、配置存储器M32、D触发器D30、非门G40、传输门G61、传输门G62以及n组分频控制单元；当N为奇数时，n＝(N-1)/2，当N为偶数时，n＝N/2-1；

配置存储器M32用于存储FPGA输入的分频数N，并将分频数N发送给多路器M31的选择端，多路器M31的第1输入端地连接；

D触发器D30的D端连接多路器M31的输出端，D触发器D30的Q端连接非门G40的输入端，非门G40的输出端连接输出多路器M31的第2输入端；D触发器D30的CLK端与外部输入时钟信号CLKIN连接，D触发器D30的R端与外部输入使能信号CLKDEN连接；

第i组分频控制单元包括或非门G5i、非门G4i和D触发器D3i；或非门G5i的第1输入端连接D触发器D3i的D端，或非门G5i的第2输入端连接D触发器D3i的Q端，或非门G5i的输出端连接多路器M31的第(2i+1)输入端，非门G4i的输入端连接D触发器D3i的Q端，非门G4i的输出端连接多路器M31的第(2i+2)输入端，D触发器D3i的D端连接D触发器D3(i-1)的Q端，其中1＝i＝n；

每个分频控制单元中D触发器的CLK端与外部输入时钟信号CLKIN连接，每个分频控制单元中D触发器的R端与外部输入使能信号CLKDEN连接；

传输门G61的输入端连接D触发器D30的Q端，传输门G61的输出端连接传输门G62的输入端，传输门G62的输出端作为可配置时钟N分频电路的输出端，用于输出时钟NCLKOUT。

3.根据权利要求2所述的一种适用于SRAM型FPGA的可配置时钟缓冲器，其特征在于：所述时序匹配电路包括D触发器D130、D触发器D131、非门G130、非门G131、非门G132、非门G133、传输门G134和2选1多路器M130；

D触发器D130的CLK端连接外部输入时钟信号CLKIN，D触发器D130的D端连接非门G131的输出端，D触发器D130的Q端同时与非门G131的输入端、非门G133的输入端以及传输门G134的输入端连接，传输门G134的输出端与2选1多路器M130的第一输入端连接，非门G133的输出端与2选1多路器M130的第二输入端连接；

非门G130的输入端连接外部输入时钟信号CLKIN，非门G130的输出端连接D触发器D131的CLK端，D触发器D130的R端以及D触发器D131的R端同时与外部输入使能信号CLKDEN连接；D触发器D131的D端连接非门G132的输出端；D触发器D131的Q端同时与非门G132的输入端以及2选1多路器M130的选择端连接，2选1多路器M130的输出端作为时序匹配电路的输出端，用于输出时钟1CLKOUT。

4.根据权利要求3所述的一种适用于SRAM型FPGA的可配置时钟缓冲器，其特征在于：所述传输门G61、非门G133以及传输门G134尺寸相同，传输门G62与2选1多路器M130内所用传输门的尺寸相同。