[发明专利]一种适用于SRAM型FPGA的可配置时钟缓冲器

说明书

本发明提供一种适用于SRAM型FPGA的可配置时钟缓冲器，包括可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24。配置存储器M22接收FPGA输入的配置信息，当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24，多路器M24将时钟传输给FPGA。本发明可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数N无关。

技术领域

本发明涉及一种适用于SRAM型FPGA的可配置时钟缓冲器，属于集成电路技术领域。

背景技术

现场可编程逻辑门阵列(以下简称FPGA)根据配置信息可以实现不同的逻辑功能。SRAM型FPGA内使用由SRAM单元组成的配置存储器阵列存储用户的配置信息，由SRAM单元组成的配置帧可以无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中。

随着数字系统复杂度的增加与通信速度的提高，使用串行通信在多数情况下成为一个较优的选择。对串行数据解串需要使用一个低频时钟，该低频时钟的频率为原始串行数据时钟频率的1/N。在FPGA中，为了给用户提供最高的使用灵活性，需要在配置中可对N进行设置，如图1所示：当需要进行数据解串处理时，可以对时钟进行N分频；当不需要进行数据解串处理时，可以提供时钟对并行数据进行流水缓存。为了保证电路整体良好的时序特性，在各种配置下时钟缓冲器输出时钟的边沿要精确对齐，满足后级电路的建立/保持时间。

目前常见的时钟缓冲器基于计数器进行分频，主要问题是分频数受限，只能进行2的幂级数的分频，同时无法保证各种分频下输出时钟边沿的精确对齐，从而降低后级电路时序特性。

发明内容

本发明解决的技术问题为：克服现有技术的不足，提供一种适用于SRAM型FPGA的可配置时钟缓冲器，可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数N无关。

本发明解决的技术方案为：一种适用于SRAM型FPGA的可配置时钟缓冲器，包括：可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24；

配置存储器M22接收FPGA输入的配置信息，并将该配置信息输出给可配置时钟N分频电路M21、时序匹配电路M23和输出多路器M24，所述配置信息为分频数信息；

可配置时钟N分频电路M21接收配置存储器M22输出的分频数信息以及外部输入的时钟信号CLKIN和使能信号CLKDEN，当分频数信息为1时，可配置时钟N分频电路不动作；当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，其中N为大于1的自然数；

时序匹配电路M23接收配置存储器M22输出的分频数信息以及外部输入的时钟信号CLKIN和使能信号CLKDEN，当分频数信息为N，时序匹配电路M23不动作；当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24；

多路器M24接收配置存储器M22输出的分频数信息以及可配置时钟N分频电路M21和时序匹配电路M23输出的时钟信号，根据分频数信息确定输出时钟信号：当N1时，将可配置时钟N分频电路M21的输出时钟传输给FPGA；当N＝1时，将时序匹配电路M23的输出时钟传输给FPGA。

所述可配置时钟N分频电路包括多路器M31、配置存储器M32、D触发器D30、非门G40、传输门G61、传输门G62以及n组分频控制单元；当N为奇数时，n＝(N-1)/2，当N为偶数时，n＝N/2-1。