[发明专利]基于硅通孔热应力的电路时序优化方法

说明书

本发明公开了一种基于硅通孔热应力的电路时序优化方法，主要解决现有技术对电路有硅通孔热应力时由于没有时序优化而导致电路功能不符合设计要求的问题，其实现步骤包括：(1)提取电路设计中硅通孔与器件位置及其物理参数；(2)计算多个硅通孔存在时引起的热应力分布；(3)计算器件受到热应力影响时的迁移率；(4)利用商用HSPICE软件仿真得到电路延迟；(5)在工艺库中修改变化后的迁移率参数重新进行仿真；(6)调整器件位置并根据仿真结果进行时序优化。本发明能快速调整器件布置位置，使电路时序达到最佳，可用于三维集成电路的前期设计。

技术领域

本发明属于微电子技术领域，涉及三维集成电路中硅通孔对电路时序影响的优化技术，可用于在三维集成电路设计前期器件位置的布置，满足设计要求。

背景技术

在三维集成电路的设计过程中，硅通孔是其中最为重要的技术之一，而在研究硅通孔的热机械可靠性时，最为关键的是其热应力的影响。因为圆柱形硅通孔各层材料间热膨胀系数的不匹配，所以在较大的温度载荷下，各层材料收缩膨胀的程度会有很大差异，但因为相邻两层紧密贴合，界面处必须具有相同的形变，因此热应力由此而产生。如果热应力超过了该处材料的屈服强度，就会造成硅通孔结构中出现脱层，裂纹现象，进而导致硅通孔结构失效。

同时，由于硅中存在压阻效应，硅通孔在硅中引起的热应力会导致布置在附近的器件迁移率发生变化，从而致使器件性能发生变化，最后导致整个电路的时序受到影响。如果布置在关键路径上的NMOS或者PMOS受到热应力的影响，就会导致最终的设计达不到设计要求，这在三维集成电路设计中是十分致命的。因此，根据由热应力引起的器件迁移率变化，来合理布置器件位置，从而达到消除迁移率变化的影响，这是十分关键也是十分必要的。

Krit Athikulwonge发表的“Impact of Mechanical Stress on the Full ChipTiming for Through-Silicon-Via-based 3-D ICs”中提到了硅通孔热应力对器件迁移率的影响，并提出了一种考虑迁移率变化对电路时序影响的分析办法，但是文章中并没有对器件沟道方向进行考虑，当器件沟道沿不同的方向时，迁移率的大小是不同的。同时，文章只是考虑了热应力对器件迁移率变化的影响，并没有提出具体的如何优化热应力对时序带来影响的方法。

Sai Manoj P.D.发表的“Reliable 3-D Clock-Tree Synthesis ConsideringNonlinear Capacitive TSV Model With Electrical–Thermal–Mechanical Coupling”中提出了对含有硅通孔电路进行模型建立，模型中加入了热应力的影响因素。但文章只是针对热应力的影响进行了时序上的建模，没有考虑热应力对迁移率具体的影响，也没有针对迁移率改变对电路时序的影响提出相应的优化方法，使得电路的功能受到极大的影响。

发明内容

本发明的目的在于针对上述现有技术的不足，提出一种基于硅通孔热应力的电路时序优化方法，以提供器件的合理布置位置，保证电路的功能稳定性。

为实现上述目的，本发明的技术方案包括：

1.一种基于硅通孔热应力的电路时序优化方法，包括如下步骤：

(1)提取电路设计中硅通孔与器件的位置，确定电路中所使用的硅通孔类型，并根据硅通孔类型，提取电路中硅通孔各层材料参数以及晶体管的物理参数；

(2)根据(1)中提取的参数，计算电路工作时单个硅通孔在相应温度负载影响下的热应力分布，其中包括径向应力σ_r和环向应力σ_θ，并根据多个硅通孔的相对位置，由线性叠加准则计算得到多个硅通孔存在时引起的热应力分布；

(3)根据(2)中得到径向应力大小和环向应力大小，由压阻效应，计算器件受到热应力影响时的迁移率其中Δμ表示迁移率变化的大小，μ表示器件未受到热应力影响时迁移率的大小；