[发明专利]平均7T1R的非易失性静态随机存储单元

权利要求书

1.一种平均7T1R的非易失性静态随机存储单元，其特征在于，包括：1T1R模块和存储单元模块构成；所述存储单元模块包括：第一上拉晶体管UL、第二上拉晶体管UR、第一下拉晶体管DL、第二下拉晶体管DR、第一差分输入晶体管GL、第二差分输入晶体管GR和列共享开关晶体管SN；其中：

第一上拉晶体管UL的源极与第一电源VDDQ电连接；第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极相连接并且它们的栅极也连接在一起，构成第一个反相器；第二上拉晶体管UR的源极与第二电源VDDQB电连接，第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极相连接并且它们的栅极也连接在一起，构成第二个反相器；

第一下拉晶体管DL的源极和第二下拉晶体管DR的源极电连接并且都与列共享开关晶体管SN的漏极电连接；列共享开关晶体管SN的栅极与单元控制信号线CTRL电连接，源极连接到地；

第一差分输入晶体管GL的源极与位线BL电连接，漏极连接Q点；第二差分输入晶体管GR的源极与位线BLB电连接，漏极连接QB点；第一差分输入晶体管GL和第二差分输入晶体管GR的栅极与字线WL电连接；其中，Q点在第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极的连接线上，QB点在第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极的连接线上；

1T1R模块一端接位线BL，另一端接Q点。

2.根据权利要求1所述的一种平均7T1R的非易失性静态随机存储单元，其特征在于，所述1T1R模块包括：忆阻器R、控制线SWL和晶体管RSWL；其中：

晶体管RSWL的源极与位线BL电连接，栅极与控制线SWL电连接；

忆阻器R的一端与晶体管RSWL的漏极相连，另一端连接Q点，作为一条放电或者充电路径。