[发明专利]用于形成细间距特征的光刻图案

说明书

本发明涉及用于形成细间距特征的光刻图案，揭示用于形成一芯片的互连结构的光刻图案的方法。一硬掩膜层形成于一介电层上。一牺牲层形成于该硬掩膜层上。第一开口与第二开口形成于该牺牲层中，并延伸通过该牺牲层至该硬掩膜层。一抗蚀层形成于该牺牲层上。一开口形成于横向位于该第一牺牲层的该第一开口以及该第一牺牲层的该第二开口之间的该抗蚀层中。该抗蚀层由对该硬掩膜层具有可移除选择性的一金属氧化物抗蚀材料所组成。

技术领域

本发明涉及集成电路以及半导体装置制造，尤指用于形成一芯片的互连结构的光刻图案的方法。

背景技术

一后段制程(back-end-of-line；BEOL)互连结构可用于电性耦接在前段制程(front-end-of-line；FEOL)工艺期间制作在一衬底上的装置结构。该后段制程互连结构可以使用一双镶嵌(dual-damascene)工艺而形成，其中，蚀刻于一介电层中的通孔以及沟槽同时填充金属以生成一金属化层(metallization level)。于先通孔(via-first)、后沟槽(trench-last)的双镶嵌工艺中，通孔形成于一介电层中，然后一沟槽形成于该通孔上方的该介电层中，该通孔于形成该沟槽的蚀刻工艺期间未被填充。于一单镶嵌工艺中，该通孔以及沟槽形成于不同的介电层中并分别填充金属。

干蚀刻工艺通常在涉及铜和一低K介电材料的双镶嵌工艺期间用于制造沟槽和通孔。随着半导体装置技术节点向更小的尺寸发展，半导体装置的尺寸减小却增加了控制通孔和沟槽的轮廓的难度。金属硬掩膜(hardmask)已被用于提高低K介电材料的蚀刻选择性，从而于蚀刻期间提高轮廓的控制。随着先进半导体装置的技术节点被缩小到7纳米及以下，于具有多图案技术的一低K介电材料中形成特征的能力变得越来越具有挑战性。

需要一种光刻图案的改善方法以形成一芯片的互连结构。

发明内容

根据本发明的一实施例，提供一种形成一互连层的方法。该方法包括形成一硬掩膜层于一介电层上，形成一牺牲层于该硬掩膜层上，以及形成第一开口及第二开口于该牺牲层中，并延伸通过该牺牲层至该硬掩膜层。该方法还包括形成一第一抗蚀层于该牺牲层上，并形成一开口于横向位于该牺牲层中的该第一开口以及该牺牲层中的该第二开口之间的该抗蚀层中。该抗蚀层由对于该硬掩膜层具有可移除选择性的一金属氧化物抗蚀材料所组成。

附图说明

纳入并构成本说明书的一部分的附图示出了本发明所描述的各种实施例，并与本发明的上述的普通说明以及下面的具体实施例中的详细说明一起，用于解释本发明的各种实施例。

图1至图9为根据本发明的一实施例所示的用于形成一互连结构的一工艺方法的连续制造阶段的剖视图。

图10至图16为根据本发明的一替换实施例所示的用于形成一互连结构的一工艺方法的连续制造阶段的剖视图。

符号说明：

10 金属化层

12、20、26、42、44、46 介电层

14 硬掩膜或硬掩膜层

16、22、28 抗蚀层

18、24、30 开口

32 阻障/衬垫层

34 金属层

36 金属层的部分

40 金属硬掩膜层

48 光阻层或有机抗蚀层。