[发明专利]一种基于板间互连实现高速总线连通性测试的方法及装置

权利要求书

1.一种基于板间互连实现高速总线连通性测试的方法，其特征在于，包括：

搭建测试硬件通路的步骤：

硬件通路包括：上位机、电源、母板、FPGA下载器、两个待测试模块；

所述待测试模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、两个待测试模块接口；信号连接器与第一待测试模块接口具有信号连接；电源连接器与各待测试模块接口均具有电源线连接；两个待测试模块接口的总线接口通过母板上的至少一类高速总线连接；

将所述电源通过电源供电线与母板上的电源连接器连接，将电源与上位机的控制接口连接；

将上位机的网口与母板上的信号连接器连接；

将两个待测试模块接插在母板上的两个待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

测试程序加载步骤：

将上位机的USB接口通过FPGA下载器依次与两个待测试模块的JTAG接口连接；上位机通过FPGA下载器给依次两个待测试模块下载不同的测试程序；

第一测试程序用于将第一待测试模块配置为接收信号连接器传输的测试数据，并将测试数据中的地址为板间总线的数据通过待测试模块接口的总线接口、母板上的高速总线传给第二待测试模块；将测试数据中的地址为板内总线的数据写入本地的寄存器，最后将本地寄存器中的数据及地址，以及第二待测试模块传回的数据及地址返回上位机；

第二测试程序用于将第二待测试模块配置为接收第一待测试模块传输的数据，将这些数据写入本地的相应寄存器然后将本地寄存器中的数据及其地址传回给第一待测试模块；

测试验证步骤：

上位机控制电源开启，并将测试数据及其对应的地址通过母板的信号连接器发送给待测试模块，并读取待测试模块返回的数据及对应的地址；上位机比较发送的数据及其地址与返回的数据及其地址是否一致，若一致则说明待测试模块的总线接口连接正常，否则，说明不一致数据的地址对应的总线连接异常。

2.根据权利要求1所述的一种基于板间互连实现高速总线连通性测试的方法，其特征在于，待测试模块内部包括多个FPGA，每个FPGA通过至少一类高速总线与其他FPGA连接；其中至少一个FPGA具有对外连接的高速总线。

3.根据权利要求2所述的一种基于板间互连实现高速总线连通性测试的方法，其特征在于，母板上的高速总线为以下总线中的至少一种：SRIO总线、LVDS总线、MLVDS总线、GTX总线、CAN总线；

待测试模块内各FPGA之间的高速总线包括LVDS总线和/或GTX总线。