[发明专利]一种亚阈值抗噪声的全加器电路

权利要求书

1.一种亚阈值抗噪声的全加器电路，包括，

数据输入电路模块，所述数据输入电路模块包括逻辑与门和逻辑异或门，用于将输入信号生成进位信号和进位传播信号；

数据处理电路模块，所述数据处理电路模块包括逻辑与门和选择器，用于对所述进位信号和进位传播信号进行逻辑运算；

数据输出电路模块，所述数据输出电路模块包括逻辑异或门，用于将所述数据处理模块产生的求和信号以及进位传播信号输出；

其特征在于：

所述数据输入电路模块和数据输出电路模块中的逻辑与门使用马尔科夫与门，所述逻辑异或门使用马尔科夫异或门。

2.根据权利要求1所述的全加器电路，其特征在于，所述数据处理电路模块中的逻辑与门使用反相器链与门，所述数据处理电路模块中的选择器使用反相器链选择器。

3.根据权利要求1所述的全加器电路，其特征在于，所述马尔科夫与门的第一和第二输入信号分别连接到主从马尔科夫与非门的两个输入端，所述主从马尔科夫与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述马尔科夫与门的输出信号。

4.根据权利要求1所述的全加器电路，其特征在于，所述马尔科夫异或门的输出信号由第一马尔科夫或非门输出，所述第一马尔科夫或非门的第一输入端连接到第二马尔科夫或非门的输出端，所述第二马尔科夫或非门的输入分别为第一和第二输入信号；所述第一马尔科夫或非门的第二输入端连接到CMOS静态反相器的输出端，所述CMOS静态反相器的输入端连接到主从马尔科夫与非门的输出端，所述主从马尔科夫与非门的输入端分别为所述第一和第二输入信号。

5.根据权利要求2所述的全加器电路，其特征在于，所述反相器链与门的第一和第二输入信号输入反相器链与非门的输入端，所述反相器链与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述反相器链与门的输出信号。

6.根据权利要求2所述的全加器电路，其特征在于，所述反相器链选择器的输出信号由第一反相器链与非门输出，所述第一反相器链与非门的两个输入端分别连接第二反相器链与非门和第三反相器链与非门的输出端，

所述第二反相器链与非门的两个输入端分别为：所述反相器链选择器的第一输入信号，以及静态CMOS反相器的输出信号，所述静态CMOS反相器的输入端为所述反相器链选择器的选择信号；

所述第三反相器链与非门的两个输入端分别为：所述反相器链选择器的第二输入信号，以及所述反相器链选择器的选择信号。

7.根据权利要求3所述的全加器电路，其特征在于，所述主从马尔科夫与非门包括：第一CMOS与非门、第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器、第一CMOS或非门、第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；

所述主从马尔科夫与非门的第一输入信号和第二输入信号连接所述第一CMOS与非门的输入，所述第一CMOS与非门顺次连接所述第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器；

所述第一输入信号和第二输入信号分别经反相处理后得到第一反相输入信号和第二反相输入信号，所述第一反相输入信号和第二反相输入信号连接所述第一或非门的输入，所述第一或非门顺次连接所述第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；

其中，所述第二CMOS与非门和所述第三CMOS与非门的输入输出交叉连接，形成RS触发器。