[发明专利]一种亚阈值抗噪声的全加器电路

说明书

技术领域

本发明涉及数字集成电路技术领域，尤其涉及一种亚阈值抗噪声的全加器电路。

背景技术

在当前广泛应用的物联网系统中，大量具有微处理能力的微型传感器节点能够实现实时监测、感知和采集信息的功能。目前，各个系统节点的处理器由于供电电压有限，需要在极低的电压下工作，在电路工作噪声幅值不变的情况下，将严重影响处理器电路的性能。

在各个系统节点的处理器中，数据通路是处理器的核心，典型的数据通路是由算术运算器或逻辑运算器组合而成，其中加法器/全加器是数据通路中的重要部件，提升加法器/全加器的抗噪性能够有效地提升整个处理器电路的可靠性。

在现有技术中，通常对加法器电路使用静态CMOS电路设计方法，能够在SMIC0.13微米工艺库下，得到约为0.2V的处理器最低工作电压。在特定信噪比(Signal to Noise Ratio，SNR)的输入信号下，能够得到改善信噪比的输出信号。比如，在输入信号SNR为20分贝(dB)时，输出信号SNR为24.28分贝(dB)，提高4.28分贝(dB)。

但是，在特定的应用中，现有的最低工作电压0.2V仍然偏高，从输入至输出过程中仅仅提升4.85分贝也不能满足处理器中加法器/全加器对抗噪性能的要求。在恶劣的噪声环境下，加法器/全加器极有可能会发生错误，致使整个处理器电路无法工作。

因此，亟需设计一种能够在晶体管的阈值附近或以下的亚阈值状态下进行工作并且具有高抗噪性能的电路，满足物联网节点在特定应用中供电电压较低的需求。

发明内容

本发明提供的亚阈值抗噪声的全加器电路，能够针对现有技术的不足，通过使用马尔科夫电路设计方法，使处理器的最低工作电压达到0.15V以下，同时具有高抗噪性能。

本发明提供一种亚阈值抗噪声的全加器电路，包括：

数据输入电路模块，所述数据输入电路模块包括逻辑与门和逻辑异或门，用于将输入信号生成进位信号和进位传播信号；

数据处理电路模块，所述数据处理电路模块包括逻辑与门和选择器，用于对所述进位信号和进位传播信号进行逻辑运算；

数据输出电路模块，所述数据输出电路模块包括逻辑异或门，用于将所述数据处理模块产生的求和信号以及进位传播信号输出；

其中，所述数据输入电路模块和数据输出电路模块中的逻辑与门使用马尔科夫与门，逻辑异或门使用马尔科夫异或门。

可选地，上述数据处理电路模块中的逻辑与门使用反相器链与门，所述数据处理电路模块中的选择器使用反相器链选择器。

可选地，上述马尔科夫与门的第一和第二输入信号分别连接到主从马尔科夫与非门的两个输入端，所述主从马尔科夫与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述马尔科夫与门的输出信号。

可选地，上述马尔科夫异或门的输出信号由第一马尔科夫或非门输出，所述第一马尔科夫或非门的第一输入端连接到第二马尔科夫或非门的输出端，所述第二马尔科夫或非门的输入分别为第一和第二输入信号；所述第一马尔科夫或非门的第二输入端连接到CMOS静态反相器的输出端，所述CMOS静态反相器的输入端连接到主从马尔科夫与非门的输出端，所述主从马尔科夫与非门的输入端分别为所述第一和第二输入信号。

可选地，上述反相器链与门的第一和第二输入信号输入反相器链与非门的输入端，所述反相器链与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述反相器链与门的输出信号。

可选地，上述反相器链选择器的输出信号由第一反相器链与非门输出，所述第一反相器链与非门的两个输入端分别连接第二反相器链与非门和第三反相器链与非门的输出端，

第二反相器链与非门的两个输入端分别为：所述反相器链选择器的第一输入信号，以及静态CMOS反相器的输出信号，所述静态CMOS反相器的输入端为所述反相器链选择器的选择信号；

第三反相器链与非门的两个输入端分别为：所述反相器链选择器的第二输入信号，以及所述反相器链选择器的选择信号。

可选地，上述主从马尔科夫与非门包括：第一CMOS与非门、第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器、第一CMOS或非门、第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；

主从马尔科夫与非门的第一输入信号和第二输入信号连接所述第一CMOS与非门的输入，所述第一CMOS与非门顺次连接所述第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器；