[发明专利]一种芯片堆栈立体封装结构

说明书

技术领域

本发明属于半导体存储器件封装领域，具体涉及一种芯片堆栈立体封装结构。

背景技术

球栅阵列(Ball Grid Array，简称BGA)封装技术为应用在集成电路上的一种表面黏着技术，在基板的背面按阵列方式制出球形触点作为引脚，在基板正面装配大规模集成电路，是多引脚大规模集成电路常用的一种表面贴装型封装技术。

目前，按照集成电路的装配方式的不同，BGA封装结构分为两种。第一种为并列多芯片球栅阵列封装结构，如图1所示，在基板100背面分布有球栅阵列引脚105，缓存芯片102和存储器芯片堆栈体103与基板100正面分别通过第一倒装球栅阵列101和第二倒装球栅阵列104引脚连接，在基板100上方形成塑封体106，且塑封体106将缓存芯片102和存储器芯片堆栈体103包覆。这种封装结构虽然能够有效减小封装体积，但是由于缓存芯片102和存储器芯片堆栈体103分别分布于基板100正面的两端，由于缓存芯片102厚度与存储器芯片堆栈体103的厚度通常不一致，当进行注塑时，流体在基板100正面的流动发生不平衡，导致塑封效果差。第二种为窗口式多芯片堆栈封装技术，如图2所示，基板200的背面分布有球栅阵列引脚201，正面设置存储器芯片堆栈体203，存储器芯片堆栈体203的上表面设置缓存芯片202，存储器芯片堆栈体203与基板200通过引线键合方式连接，具体的，在基板200的背面开设一个窗口，用于容纳用于连接存储器芯片堆栈体203与基板200的焊线206，缓存芯片202与基板200通过引线键合方式连接，具体的通过焊线204连接，最后在基板200的正面注塑封装体205，且包覆存储器芯堆栈体203和缓存芯片202。由于这种封装技术中，基板200、存储器芯片堆栈体203以及缓存芯片202 均是对称设置，因此不会导致注塑过程中的流动不平衡，但是通过引线连接则会导致信号传输距离太长，而且由于基板200、存储器芯片堆栈体203以及缓存芯片202是叠层设置，导致封装结构厚度较大。

因此，如何减小封装结构的厚度，缩小封装结构的体积，缩短信号传输，是本领域技术人员急需要解决的技术问题。

发明内容

针对上述问题，本发明的目的是提供一种芯片堆栈立体封装结构，减小封装结构的厚度，缩小封装结构的体积，缩短信号传输。

为实现上述目的，本发明提供一种芯片堆栈立体封装结构，包括：

存储器芯片堆栈体，主要由多个存储芯片堆栈组成，所述存储器芯片堆栈体更包括多个导电穿孔，贯穿所述存储芯片，用以电性沟通所述存储芯片，所述存储器芯片堆栈体的一安装表面包括一覆晶接合区；

重布线层，形成于所述存储器芯片堆栈体的所述安装表面上，所述重布线层包括多个配置在所述覆晶接合区之外的扇出接垫、以及配置在所述覆晶接合区内的多个第一覆晶接垫与多个第二覆晶接垫，所述重布线层还包括多个第一线路与多个第二线路，所述第一线路连接所述扇出接垫与所述第一覆晶接垫，所述第二线路连接所述第二覆晶接垫与所述导电穿孔，所述第一覆晶接垫与所述第二覆晶接垫之间包含一断路间隔；

基板，具有一窗口孔，所述存储器芯片堆栈体的所述安装表面安装于所述基板下，以使得所述存储器芯片堆栈体的所述覆晶接合区完整显露在所述基板的所述窗口孔中，并且所述基板电性连接至所述扇出接垫；及

缓存芯片，经由所述窗口孔对准地设置于所述存储器芯片堆栈体的所述覆晶接合区上，所述缓存芯片覆晶接合于所述重布线层，所述缓存芯片的多个凸块接合至对应的所述第一覆晶接垫与所述第二覆晶接垫。

优选的，在上述芯片堆栈立体封装结构中，所述重布线层还包括至少一第三覆晶接垫以及至少一第三线路，所述第三线路连接所述重布线层的一接地扇出接垫经由所述第三覆晶接垫至所述存储器芯片堆栈体的一接地导电穿孔。

优选的，在上述芯片堆栈立体封装结构中，所述导电穿孔的间距范围为0～10μm，包括右端点值；所述断路间隔大于或者等于所述第一覆晶接垫或者所述第二覆晶接垫中的覆晶垫之间的间距范围10μm～50μm，包括端点值；所述扇出接垫之间的间距范围为50μm～100μm，包括端点值。

优选的，在上述芯片堆栈立体封装结构中，当所述扇出接垫在所述窗口孔之外相对分布时，所述存储器芯片堆栈体更包括多个凸块阵列，设置於所述扇出接垫上，以接合所述基板。

优选的，在上述芯片堆栈立体封装结构中，当所述扇出接垫相对所述窗口孔内分布时，所述芯片堆栈立体封装结构还包含多个引线，经由所述窗口孔连接所述扇出接垫与所述基板的打线垫。