[发明专利]制造半导体装置的方法

说明书

本公开涉及制造半导体装置的方法。改善了半导体装置的性能和可靠性。形成绝缘膜，使得嵌入控制栅极电极、存储器栅极电极和栅极电极，然后通过第一抛光来露出控制栅极电极、存储器栅极电极和栅极电极的顶部。随后，通过去除栅极电极形成沟槽并用金属膜填充，并且执行第二抛光以形成包括该金属膜的栅极电极。绝缘膜是具有高间隙填充特性的Osubgt;3/subgt;‑TEOS膜，因此减少了绝缘膜中缝的形成。此外，在第一抛光之前，Osubgt;3/subgt;‑TEOS膜在氧化气氛中经受热处理，从而减少第二抛光期间绝缘膜的凹陷。

相关申请的交叉引用

2016年8月25日提交的日本专利申请No.2016-164586的公开内容(包括说明书、附图和摘要)通过引用整体地并入本文。

技术领域

本发明涉及制造半导体装置的方法。例如，本发明可以用于制造具有非易失性存储器的半导体装置的方法。

背景技术

具有由MISFET的栅极电极之下的氧化物膜夹着的电荷捕获绝缘膜的存储器单元被广泛用作具有电可写和可擦除的非易失性存储器的存储器单元的半导体装置。存储器单元被称为包括单栅极型单元和分离栅极型单元的金属氧化物氮化物氧化物半导体(MONOS)型单元，并被用作微型计算机的非易失性存储器。

包括金属栅极电极和高介电常数膜(高k膜)的晶体管随着微型计算机的功耗降低和/或微型计算机加速而越来越多地用于逻辑电路部分中。已知所谓的后栅极工艺是一种形成这样的晶体管的方法，其中使用包括形成在衬底上的多晶硅膜的虚设栅极电极形成源极区域和漏极区域，然后虚设栅极电极被金属栅极电极替换。

具体地说，具有虚设栅极电极的晶体管被层间绝缘膜覆盖，然后对层间绝缘膜的顶部进行抛光以露出虚设栅极电极的顶部。随后，去除虚设栅极电极，并且用金属栅极电极填充所得到的空间，从而形成具有金属栅极电极的MISFET。此时，使用具有良好间隙填充特性的O₃-TEOS膜作为填充在相邻虚设栅极电极之间的层间绝缘膜。

日本未审查的专利申请公开No.2001-244264公开了一种在互连图案之间具有改善的间隙填充特性的TEOS膜。

发明内容

本申请的发明人正在考虑的具有非易失性存储器的半导体装置包括包含多个存储器单元的存储器单元区域和包含多个MISFET的外围电路区域(逻辑电路单元、逻辑电路区域)。

在存储器单元区域中，多个存储器单元沿着彼此正交的第一方向和第二方向以矩阵形式布置。每个存储器单元包括控制栅极电极，形成在半导体衬底上并在第一方向上延伸，其中第一栅极绝缘膜在控制栅极电极和半导体衬底之间；存储器栅极电极，形成在半导体衬底上并在第一方向上延伸，其中第二栅极绝缘膜包括电荷累积区域；以及一对半导体区域(源极区域和漏极区域)，形成在半导体衬底的表面上以将控制栅极电极和存储器栅极电极夹在中间。相邻存储器单元的相邻控制栅极电极之间的空间和相邻存储器栅极电极之间的空间被包含O₃-TEOS膜的层间绝缘膜填充。

然而，例如，随着具有非易失性存储器的半导体装置的尺寸减小和/或集成度更高，当相邻控制栅极电极之间的间隔变窄时，相邻控制栅极电极之间的空间的纵横比变高。本申请的发明人已经发现，在相邻控制栅极电极之间的层间绝缘膜中沿着第一方向形成称为“缝(seam)”的间隙(空间)，导致稍后描述的插塞电极的短路。

因此，希望进一步改善包括O₃-TEOS膜的层间绝缘膜的间隙填充特性，以减少或防止上述“缝”的形成，从而改善具有非易失性存储器的半导体装置的可靠性。

本说明书的描述和附图将阐明其它目的和新颖特征。