[发明专利]半导体封装件及其制造方法

说明书

本申请要求于2016年9月5日提交的第10-2016-0114018号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明构思的示例性实施例涉及一种半导体封装件，更具体而言，涉及一种制造半导体封装件的方法。

背景技术

半导体装置可以是重量相对轻、尺寸相对紧凑、速度相对高和性能相对高的装置。半导体封装件可以包括在电子产品中可用的集成电路芯片。通电极(through electrode)(例如，TSV)可以被包括在半导体封装件中。

发明内容

本发明构思的一个或更多个示例性实施例提供一种具有减少翘曲的特性的半导体封装件。

根据本发明构思的示例性实施例，一种半导体封装件包括第一基底和布置在第一基底上方的第一半导体芯片。第二半导体芯片布置在第一半导体芯片的顶表面上方。粘合层在第一半导体芯片与第二半导体芯片之间。第二基底设置在第二半导体芯片上。第二基底基本覆盖第二半导体芯片的顶表面。成型层设置在第一基底与第二基底之间。

根据本发明构思的示例性实施例，一种制造半导体封装件的方法包括在第一基底的顶表面上安装芯片堆叠件。每个芯片堆叠件包括多个堆叠的半导体芯片和位于半导体芯片之间的粘合层。在第一基底的顶表面上形成成型层。去除成型层的一部分和每个芯片堆叠件的最顶部的芯片的一部分。在每个芯片堆叠件的最顶部的芯片和成型层上形成第二基底。

根据本发明构思的示例性实施例，一种半导体封装件包括：第一基底；多个半导体芯片，堆叠在第一基底上方，其中，所述多个半导体芯片中的每个半导体芯片具有彼此相同的厚度；粘合层，包括粘合材料，其中，粘合层形成在所述多个半导体芯片中的每相邻半导体芯片之间，其中，粘合层比所述多个堆叠的半导体芯片的宽度宽，其中，与所述多个半导体芯片中的最顶部的半导体芯片相邻的粘合材料的第一量和与所述多个半导体芯片中的最底部半导体芯片相邻的粘合材料的第二量基本相同；以及成型层，形成在粘合层的侧表面上。

附图说明

通过参照附图详细描述发明构思的示例性实施例，发明构思的以上和其它特征将变得更加清楚，在附图中：

图1至图7是示出根据本发明构思的示例性实施例制造半导体封装件的方法的剖视图。

图8至图9是示出根据本发明构思的示例性实施例的封装件单元的剖视图。

具体实施方式

以下，将参照附图来更详细地描述本发明构思的示例性实施例。在这方面，本发明构思可具有不同形式并不应被理解为限于在此描述的本发明构思的示例性实施例。

在整个说明书和附图中，同样的附图标记可以始终表示同样的元件。

第一方向D1可以表示与第一基底100的顶表面垂直的方向(例如，参见图1至图7)，第二方向D2可以表示与第一基底100的顶表面平行的方向(例如，参见图1至图7)。

图1至图7是示出根据本发明构思的示例性实施例的制造半导体封装件的方法的剖视图。

参照图1，可以在载体基底200上形成第一基底100。作为示例，载体粘合层300可以将第一基底100附着到载体基底200。

第一基底100可以包括基体半导体芯片110。例如，第一基底100可以是包括诸如硅的半导体材料的晶圆级半导体基底。基体半导体芯片110可以包括基体电路层114和基体通电极112。可以在基体半导体芯片110的底表面上布置基体电路层114。例如，基体电路层114的上表面可以与基体半导体芯片110的底表面直接接触。基体电路层114可以包括集成电路。例如，基体电路层114可以包括存储器电路、逻辑电路或它们的组合。基体通电极112可以在第一方向D1上穿透基体半导体芯片110。基体通电极112可以电连接到基体电路层114。基体半导体芯片110的底表面可以是有源表面。第一基底100可以包括基体半导体芯片110(例如，多个基体半导体芯片110可以被包括在第一基底100中)，然而本发明构思的示例性实施例不限于此。在本发明构思的示例性实施例中，第一基底100不必包括基体半导体芯片110。