[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种意在缩短读出时间的半导体存储装置。半导体存储装置具备：第一存储单元(MT)，电连接在第一位线(BL)及第一字线(WL)；第二存储单元(MT)，电连接在第二位线(BL)及所述第一字线；以及第一电路(42)，对所述第一字线施加电压。所述第一电路在所述第一存储单元的读出中，对所述第一字线供给第一电压(VA)，在所述第二存储单元的读出中，对所述第一字线供给比所述第一电压大的第二电压(VK1)。

[相关申请案]

本申请案享有以日本专利申请案2017-56335号(申请日：2017年3月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种意在缩短读出时间的半导体存储装置。

实施方式的半导体存储装置具备：第一存储单元，电连接在第一位线及第一字线；第二存储单元，电连接在第二位线及所述第一字线；以及第一电路，对所述第一字线施加电压。所述第一电路在所述第一存储单元的读出中，对所述第一字线供给第一电压，在所述第二存储单元的读出中，对所述第一字线供给比所述第一电压大的第二电压。

附图说明

图1是表示第一实施方式的半导体存储装置的图。

图2是表示第一实施方式的半导体存储装置中的存储单元阵列的图。

图3是表示第一实施方式的半导体存储装置中的区块的电路图。

图4是表示第一实施方式的半导体存储装置中的区块的剖视图。

图5是表示第一实施方式的半导体存储装置中的存储单元晶体管的阈值分布的曲线图。

图6是表示第一实施方式的半导体存储装置中的行解码器、电压产生电路、及存储单元阵列的图。

图7是表示第一实施方式的半导体存储装置中的读出动作的各种电压的时序表。

图8是表示第一实施方式的半导体存储装置中的读出动作的图。

图9是表示第一实施方式的半导体存储装置中的读出动作的图。

图10是表示第一实施方式的半导体存储装置中的指令序列的第一例的图。

图11是表示第一实施方式的半导体存储装置中的指令序列的第二例的图。

图12是表示比较例的半导体存储装置中的读出动作的各种电压的时序表。

图13是表示第二实施方式的半导体存储装置中的读出动作的各种电压的时序表。

图14是表示第二实施方式的半导体存储装置中的读出动作的图。

图15是表示第二实施方式的半导体存储装置中的读出动作的图。

图16是表示第三实施方式的半导体存储装置中的读出动作的各种电压的时序表。

图17是表示第四实施方式的半导体存储装置中的读出动作的各种电压的时序表。

具体实施方式

以下参照附图对本实施方式进行说明。在附图中，对于相同部分标注相同的参照符号。

＜第一实施方式＞