[发明专利]半导体器件及其制造方法

说明书

本发明公开了半导体器件及其制造方法。一种半导体器件，可包括：n‑型层，依次布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n‑型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n‑型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。

相关申请的引证

本申请要求于2016年12月13日提交的韩国专利申请第10-2016-0169810号的优先权，其全部内容通过引证结合于此以用于所有目的。

技术领域

本发明涉及一种包含碳化硅(SiC)的半导体器件及其制造方法。

背景技术

功率半导体器件需要低导通电阻或低饱和电压，以便在允许特别大的电流流动的同时降低导电状态下的功耗。另外，需要可在断开状态或开关断开的时刻经受PN结的施加至功率半导体器件的两端的反向高电压的特性，即，高击穿电压特性。

在功率半导体器件中，金属氧化物半导体场效应晶体管(MOSFET)数字电路和模拟电路是最常见的场效应晶体管。

形成功率半导体器件的原材料的外延层或漂移区的浓度和厚度根据电力系统所需的额定电压来确定。根据泊松方程，当要求功率半导体器件的高击穿电压时，需要浓度低和厚度厚的外延层或漂移区，然而，它们是增加导通电阻并降低正向电流密度的原因。

在本发明的该背景部分中公开的信息仅用于增强对本发明的整体背景的理解并且不得被视为承认或任何形式地暗示该信息构成对于本领域技术人员而言已知的现有技术。

发明内容

本发明的各种实施方式涉及一种提高电流密度的碳化硅半导体器件。

根据本发明的示例性实施方式的半导体器件，包含：n-型层，布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n-型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n-型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。

辅助电极可与p型区域接触。

根据本发明的示例性实施方式的半导体器件可进一步包含：第一沟槽，布置在n-型层处；以及栅极绝缘层，布置在第一沟槽中。

栅电极可布置在第一沟槽中，并且辅助n+型区域可布置为邻近于第一沟槽的侧表面。

p型区域可布置为邻近于第一沟槽的侧表面。

根据本发明的示例性实施方式的半导体器件可进一步包含：绝缘层，布置在栅电极、辅助电极与源电极之间。

根据本发明的示例性实施方式的半导体器件可进一步包含：第二沟槽，布置在n-型层处且与第一沟槽分离。

p型区域可布置为邻近于第二沟槽的侧表面，并且可在第二沟槽的下表面下方延伸。

n+型区域可布置在第二沟槽的下表面下。

辅助电极可经由第二沟槽的侧表面从辅助n+型区域上方延伸至第二沟槽的下表面。

根据本发明的示例性实施方式的半导体器件可进一步包含：栅极绝缘层，布置在n-型层、p型区域和辅助n+型区域上。

栅电极可布置在栅极绝缘层上，并且辅助电极可布置在栅极绝缘层的侧表面处。